電信應用基于FPGA的功耗優(yōu)化解決方案

引言
針對中心機房功耗越來(lái)越大的問(wèn)題，某些電信運營(yíng)商制定了采購設備功耗每年降低20%的目標。半導體是功耗問(wèn)題的關(guān)鍵所在，其解決方法是重新設計芯片實(shí)施和交付方案，而最新一代FPGA可以說(shuō)是主要的推動(dòng)力量。通過(guò)采用基于40nm的半導體最新制造工藝以及創(chuàng )新方法來(lái)優(yōu)化這些復雜的器件，設計人員能夠在單芯片中集成更多的功能。這不但降低了總功耗，而且還可以降低后續工藝節點(diǎn)每一相應功能的功耗。

TPACK便是能夠充分發(fā)揮低功耗優(yōu)勢的公司之一，它是世界上最大的電信系統供應商之一，可提供基于Altera Stratix IV FPGA的運營(yíng)商級以太網(wǎng)芯片解決方案。Altera高性能、低功耗技術(shù)與TPACK高度集成復雜器件專(zhuān)業(yè)技術(shù)相結合，將為系統供應商提供低功耗的芯片方案，供他們在此基礎上持續提高帶寬容量，并完成更智能的處理。

此外，TPACK提供的芯片解決方案可以導入到最新的FPGA中，進(jìn)一步降低功耗。最終實(shí)現的系統不但大大降低了目前的功耗，而且在未來(lái)幾年中，仍能滿(mǎn)足繼續降低功耗的要求。

解決功耗挑戰

在前沿硅片技術(shù)中處理功耗問(wèn)題涉及到多種方法，包括工藝、體系結構和設計優(yōu)化等。下面介紹開(kāi)發(fā)功耗優(yōu)化方案時(shí)采用的工藝優(yōu)化、體系結構優(yōu)化和設計優(yōu)化方法。對功耗進(jìn)行優(yōu)化的關(guān)鍵方法是可編程功耗技術(shù)，根據一定的設計要求，可選擇性地接通或者關(guān)斷每個(gè)邏輯陣列模塊(LAB)、存儲器和數字信號處理(DSP)模塊，從而降低功耗。

工藝優(yōu)化

在針對功耗而優(yōu)化Altera 40nm FPGA的各種技術(shù)中，每一種都有各自的優(yōu)缺點(diǎn)：

■ 邏輯門(mén)多層氧化(三重氧化)

每個(gè)晶體管以靜態(tài)功耗換取速度

■ 多閾值電壓

每個(gè)晶體管以靜態(tài)功耗換取速度

■ 低k金屬間絕緣

降低動(dòng)態(tài)功耗，提高性能。

■ 超應變硅

電子和空穴移動(dòng)能力提高30％

功耗和性能達到平衡

■ 銅互聯(lián)

提高性能，減小IR降。

體系結構優(yōu)化

電信線(xiàn)路卡根據到達數據包流量來(lái)進(jìn)行路由選擇。它需要高性能外部存儲器來(lái)緩沖數據包，同時(shí)進(jìn)行路由選擇。Stratix IV FPGA提供動(dòng)態(tài)片內匹配(OCT)功能，降低了線(xiàn)路卡功耗。在將數據包寫(xiě)入存儲器時(shí)，動(dòng)態(tài)OCT功能禁止寫(xiě)操作并行匹配，從而降低了靜態(tài)功耗。

設計優(yōu)化

根據設計要求，可編程功耗技術(shù)可以使每一個(gè)可編程LAB、DSP模塊和存儲器模塊工作在高速或者低功耗模式下。沒(méi)有針對功耗進(jìn)行優(yōu)化的FPGA中，模塊以最高速率運行來(lái)支持關(guān)鍵時(shí)序通路。而應用Altera的可編程功耗技術(shù)后，陣列中除了設計為關(guān)鍵時(shí)序通路的LAB，其他LAB都可以設置為低功耗模式。只把關(guān)鍵時(shí)序通路設置為高速模式，從而有效降低了功耗。

Altera進(jìn)行創(chuàng )新的另一關(guān)鍵技術(shù)是具有功耗預知能力的Quartus II開(kāi)發(fā)軟件綜合以及布局布線(xiàn)引擎。這一降低功耗的方法對設計人員而言是透明的，可以通過(guò)簡(jiǎn)單的編譯設置來(lái)實(shí)現。設計工程師把時(shí)序約束作為設計輸入過(guò)程的一部分來(lái)進(jìn)行設置，對設計進(jìn)行綜合以滿(mǎn)足性能要求。Altera和第三方工具為每一邏輯自動(dòng)選擇所需的性能，通過(guò)功耗預知布局布線(xiàn)和時(shí)鐘來(lái)降低功耗。

最終設計滿(mǎn)足了設計人員的低功耗要求，他們可以選擇最低程度或者最大程度優(yōu)化，后者可最大限度地降低功耗，但是編譯時(shí)間較長(cháng)。根據設計和所選擇的優(yōu)化程度，結果會(huì )有所不同。這一功能的目的是不需要設計人員的干預便能夠降低功耗，同時(shí)對設計性能的影響最小。