嵌入式FPGA（eFPGA）為SoC帶來(lái)了新的靈活性

引言

隨著(zhù)嵌入式系統的不斷發(fā)展，設計師面臨著(zhù)越來(lái)越多的挑戰。功能性和連接性增加了集成的復雜性，尤其是在設計系統級芯片（SoC）時(shí)，通常很難提供最佳的邏輯架構來(lái)管理系統。本文將探討嵌入式FPGA（eFPGA）的結構，并探討如何在保持最大靈活性的同時(shí)，實(shí)現硅資源的最佳優(yōu)化。

高級SoC設計取代板級系統

我們正進(jìn)入一個(gè)將許多傳統PCB上的IC合并到單一單片IC或芯片組作為SoC的時(shí)代。如果IC設計團隊未能加入正確的功能，或者在設計部分發(fā)現了漏洞，他們可能會(huì )錯失市場(chǎng)機會(huì )或時(shí)間節點(diǎn)。傳統上，FPGA常用于原型設計、在PCB上增加靈活功能或集成簡(jiǎn)單的I/O和控制功能。

隨著(zhù)更高級別的集成出現，我們遇到了帶寬瓶頸和I/O限制問(wèn)題，比如在IC封裝上無(wú)法在有限空間內實(shí)際綁定足夠的I/O引腳。引腳密度和布線(xiàn)擁擠、層數增加以及信號完整性問(wèn)題都是在復雜的PCB設計中常見(jiàn)的問(wèn)題。

在這種情況下，eFPGA作為一個(gè)包含LUTs、內存、DSP和計算元素的矩陣，可以在半導體芯片的尺寸和空間要求范圍內，配置為任意大小，同時(shí)提供幾乎無(wú)限數量的I/O接口引腳。

eFPGA如何增強系統設計

eFPGA的一個(gè)隱含優(yōu)勢是可以在IC內部運行，無(wú)需I/O接口的限制，可以運行在系統速度，并通過(guò)寬總線(xiàn)接口傳輸數據。這樣設計師可以在產(chǎn)品量產(chǎn)后或在現場(chǎng)更新邏輯，按需定制產(chǎn)品。

例如，Menta的eFPGA包含較小的元件，如I/O塊和嵌入式自定義塊。I/O塊可以選擇注冊I/O并使用D觸發(fā)器，以便設計可以在接口級別上時(shí)鐘并關(guān)閉定時(shí)。

嵌入式自定義塊（eCB）是客戶(hù)特定的可定義功能或硬宏，可以集成到矩陣中。配置I/O接口允許用戶(hù)通過(guò)可定制邏輯編程eFPGA位流，并通過(guò)設計測試接口（DFT I/O）對eFPGA進(jìn)行全面檢查。

可編程邏輯中的LUT

當涉及可編程邏輯時(shí)，關(guān)鍵在于LUT（查找表），它是eLB的一部分。LUT通過(guò)硬連接LUT的輸入到預定值，并使用輸入產(chǎn)生正確的邏輯輸出，從而創(chuàng )建所需的組合邏輯。

在更復雜的設備中，我們有4、5、6、7甚至8輸入LUT，使得LUT的大小增加，延遲也相應變長(cháng)。LUT是eFPGA邏輯映射中組合邏輯部分的重要組成部分。

eFPGA選擇時(shí)的注意事項

在選擇 eFPGA 時(shí)，您應該清楚您的應用范圍以及您想要實(shí)現的目標。eFPGA 供應商提供了一種讓您能夠為定制 IC 添加靈活性的工具，但您必須了解 eFPGA 可實(shí)現的局限性。時(shí)鐘速度會(huì )低于傳統標準單元 ASIC 設計，并且將現有 ASIC IP（Verilog 和 VHDL）的部分移植到 eFPGA 可能需要一些定制工作。

通常，我們發(fā)現 ASIC IP 使用了門(mén)控時(shí)鐘，這對于 FPGA 來(lái)說(shuō)是一個(gè)大禁忌，因此預期需要一些手工處理。代碼優(yōu)化也可以顯著(zhù)減少邏輯使用量，因為 eFPGA/FPGA 具有更大的塊供邏輯映射。FPGA 映射到 LUT 和 D-FF，而定制 ASIC 映射到標準或全定制單元。

對于 DSP 應用，如果您希望獲得最高的性能和單元利用率，您需要仔細編寫(xiě) DSP 代碼和/或定義一個(gè)優(yōu)化的架構，以充分利用 DSP 元素。您還需要了解編程接口，并能夠從設計（如 ROM、CPU 等）中發(fā)送位流，同時(shí)擁有一個(gè)堅實(shí)的設計測試計劃和策略。

eFPGA 的優(yōu)勢在于靈活性、設計復用能力、在產(chǎn)品定型后修復錯誤或更改算法的能力，以及讓客戶(hù)制造出可以為不同產(chǎn)品定制的更通用的 ASIC 的可能性。