高速電路設計中信號完整性分析

由于系統時(shí)鐘頻率和上升時(shí)間的增長(cháng)，信號完整性設計變得越來(lái)越重要。不幸的是，絕大多數數字電路設計者并沒(méi)意識到信號完整性問(wèn)題的重要性，或者是直到設計的最后階段才初步認識到。

本篇介紹了高速數字硬件電路設計中信號完整性在通常設計的影響。這包括特征阻抗控制、終端匹配、電源和地平面、信號布線(xiàn)和串擾等問(wèn)題。掌握這些知識，對一個(gè)數字電路設計者而言，可以在電路設計的早期，就注意到潛在可能的信號完整性問(wèn)題，還可以幫助設計則在設計中盡量避免信號完整性對設計性能的影響。

盡管，信號完整性一直以來(lái)都是硬件工程師必備的設計經(jīng)驗中的一項，但是在數字電路設計中長(cháng)期被忽略。在低速邏輯電路設計時(shí)代，由于信號完整性相關(guān)的問(wèn)題很少出現，因此對信號完整性的考慮本認為是浪費效率。然而近幾年隨著(zhù)時(shí)鐘率和上升時(shí)間的增長(cháng)，信號完整性分析的必要性和設計也在增長(cháng)。不幸的是，大多數設計者并沒(méi)有注意到，而仍然在設計中很少去考慮信號完整性的問(wèn)題。

現代數字電路可以高達GHz 頻率并且上升時(shí)間在50ps以?xún)?。在這樣的速率下，在PCB設計走線(xiàn)上的疏忽即使是一個(gè)英尺，而由此造成的電壓、時(shí)延和接口問(wèn)題將不僅僅局限在這一根線(xiàn)上，還將會(huì )影響的全板及相鄰的板。

這個(gè)問(wèn)題在混合電路中尤為嚴重。例如，考慮到在一個(gè)系統中有高性能的ADC 到數字化接收模擬信號。散布在A(yíng)DC器件的數字輸出端口上的能量可能很容易就達到130dB（10，000，000，000，000 倍）比模擬輸入端口。在A(yíng)DC數字端口上的任何噪聲。設計中的信號完整性并不是什么神秘莫測的過(guò)程。對于在設計的早期意識到可能潛在的問(wèn)題是很關(guān)鍵的，同時(shí)可以有效避免由此在后期造成的問(wèn)題。本篇討論了一些關(guān)鍵的信號完整性挑戰及處理他們的方法。

確保信號完整性：

1、隔離

一塊PCB板上的元器件有各種各樣的邊值（edge rates）和各種噪聲差異。對改善SI最直接的方式就是依據器件的邊值和靈敏度，通過(guò)PCB板上元器件的物理隔離來(lái)實(shí)現。下圖是一個(gè)實(shí)例。在例子中，供電電源、數字I/O端口和高速邏輯這些對時(shí)鐘和數據轉換電路的高危險電路將被特別考慮。第一個(gè)布局中放置時(shí)鐘和數據轉換器在相鄰于噪聲器件的附近。噪聲將會(huì )耦合到敏感電路及降低他們的性能。第二個(gè)布局做了有效的電路隔離將有利于系統設計的信號完整性。