高速電路設計中信號完整性分析

串擾可以通過(guò)增加信號線(xiàn)間距解決。然而，PCB設計者通常受制于日益緊縮的布線(xiàn)空間和狹窄的信號線(xiàn)間距；由于在設計中沒(méi)有更多的選擇，從而不可避免的在設計中引入一些串擾問(wèn)題。顯然，PCB設計者需要一定的管理串擾問(wèn)題的能力。這些年出了許多可靠間距的相關(guān)規則。而一個(gè)通常業(yè)界認可的規則是3W 規則，即相鄰信號線(xiàn)間距至少應為信號線(xiàn)寬度的3倍。然而，實(shí)際中可接受的信號線(xiàn)間距依賴(lài)于實(shí)際的應用、工作環(huán)境及設計冗余等因素。信號線(xiàn)間距從一種情況轉變成另一種以及每次的計算。因此，當串擾問(wèn)題不可避免時(shí)，就應該對串擾定量化。這都可以通過(guò)計算機仿真技術(shù)表示。利用仿真器，設計者可以決定信號完整性效果和評估系統的串擾影響效果。

6、電源退耦

電源退耦是現在數字電路設計中標準慣例，在此提及將有助于減少電源線(xiàn)上噪聲問(wèn)題。一個(gè)干凈的電源對設計一個(gè)高性能電路至關(guān)重要。迭加在電源上的高頻噪聲將會(huì )對相鄰的每個(gè)數字設備都會(huì )帶來(lái)問(wèn)題。典型的噪聲來(lái)源于地彈、信號輻射或者數字器件自身。最簡(jiǎn)單的解決電源噪聲方式是利用電容對地上的高頻噪聲退耦。理想的退耦電容為高頻噪聲提供了一條對地的低阻通路，從而清除了電源噪聲。依據實(shí)際應用選擇退耦電容，大多數的設計者會(huì )選擇表貼電容在盡可能靠近電源引腳，而容值應大到足夠為可預見(jiàn)的電源噪聲提供一條低阻對地通路。采用退耦電容通常會(huì )遇到的問(wèn)題是不能將退耦電容簡(jiǎn)單的當成電容。有以下幾種情況：

a、電容的封裝會(huì )導致寄生電感；

b、電容會(huì )帶來(lái)一些等效電阻；

c、在電源引腳和退耦電容間的導線(xiàn)會(huì )帶來(lái)一些等效電感；

d、在地引腳和地平面間的導線(xiàn)會(huì )帶來(lái)一些等效電感；由此而引發(fā)的效應：

a、電容將會(huì )對特定的頻率引發(fā)共振效應和由其產(chǎn)生的網(wǎng)絡(luò )阻抗對相鄰頻段的信號造成更大的影響；

b、等效電阻（ESR）還將影響對高速噪聲退耦所形成的低阻通路；

以下總結了由此對一個(gè)數字設計者產(chǎn)生的效應：

a、從器件上 Vcc 和GND引腳引出的引線(xiàn)需要被當作小的電感。因此建議在設計中盡可能使Vcc 和GND 的引線(xiàn)短而粗。

b、選擇低 ESR效應的電容，這有助于提高對電源的退耦；

c、選擇小封裝電容器件將會(huì )減少封裝電感。改換更小封裝的器件將導致溫度特性的變化。因此在選擇一個(gè)小封裝電容后，需要調整設計中器件的布局。

在設計中，用Y5V 型號的電容替換X7R 型號的電容器件，可保證更小的封裝和更低的等效電感，但同時(shí)也會(huì )為保證高的溫度特性花費更多的器件成本。

在設計中還應考慮用大容量電容對低頻噪聲的退耦。采用分離的電解電容和鉭電容可以很好的提高器件的性?xún)r(jià)比。

7、總結：

信號完整性是貫穿于高速數字電路設計中的最重要的問(wèn)題之一；在此將列出幾點(diǎn)在數字電路設計中保證信號完整性的建議：

a、對靈敏元件實(shí)施對噪聲器件的物理隔離；

b、阻抗控制、反射和信號終端匹配；

c、用連續的電源和地平面層；

d、布線(xiàn)中盡量避免采用直角；

e、差分對布線(xiàn)長(cháng)度相等；

f、高速電路設計中應考慮串擾問(wèn)題；

g、電源退耦問(wèn)題；

很好了掌握以上提到的數字電路設計中的問(wèn)題，可以幫助數字電路設計者能在電路設計的早期盡可能多地發(fā)現一些電路設計中潛在的問(wèn)題。