高速電路設計中信號完整性分析
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在高速電路設計中，對信號布線(xiàn)存在的另一個(gè)共性問(wèn)題。如果沒(méi)有特別的原因，應該盡可能消除所有的短接線(xiàn)。在高頻率電路設計中，短接線(xiàn)就如同由于信號線(xiàn)的阻抗匹配而引發(fā)的輻射一樣。
在高速電路設計的布線(xiàn)中特別需要注意差分對的布線(xiàn)。差分對是通過(guò)兩條完全互補信號線(xiàn)驅動(dòng)的。差分對可以很好的避免噪聲干擾和改進(jìn)S/N率。然而差分對信號線(xiàn)對布線(xiàn)有特別高的要求：
１、兩條線(xiàn)必須盡可能靠近布線(xiàn)；
２、兩條線(xiàn)必須長(cháng)度完全一致；
在兩個(gè)沒(méi)排列在一起的器件間布差分對信號線(xiàn)如何合理的布線(xiàn)是一個(gè)關(guān)鍵問(wèn)題。
上圖ａ中由于兩條信號線(xiàn)的長(cháng)度不一致，將會(huì )出現一些不確定風(fēng)險。正確的布線(xiàn)應采取上圖ｂ中的方式。在差分對布線(xiàn)中的通用規則是：保持兩條信號線(xiàn)同等間距并相互靠近。
5、串擾
在PCB設計中，串擾問(wèn)題是另一個(gè)值得關(guān)注的問(wèn)題。下圖中顯示出在一個(gè)PCB中相鄰的三對并排信號線(xiàn)間的串擾區域及關(guān)聯(lián)的電磁區。當信號線(xiàn)間的間隔太小時(shí)，信號線(xiàn)間的電磁區將相互影響，從而導致信號的惡化，這就是串擾。
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