貫穿整個(gè)IC實(shí)現流程的集成化低功耗設計技術(shù)

降低功耗是現代芯片設計最具挑戰性需求之一。采用單點(diǎn)工具流程時(shí)，往往只有到了設計流程后期階段才會(huì )去考慮降低功耗的需求，從而經(jīng)常導致大量問(wèn)題和延時(shí)。微捷碼設計自動(dòng)化有限公司高級技術(shù)產(chǎn)品經(jīng)理Rob Knoth向我們解釋了‘為何功率優(yōu)化應是完整設計流程必不可少的集成組件’。

起初，低功耗設計技術(shù)主要是用于移動(dòng)產(chǎn)品。而今插在電源插座上的產(chǎn)品數不勝數，它們都在不斷吸收著(zhù)電流，全世界大量功率都浪費在了這些產(chǎn)品上。今天，政府正積極要求電子企業(yè)遵從更嚴格的要求來(lái)幫助降低全球功耗。低功耗設計與每個(gè)人息息相關(guān)?，F在低功耗需求無(wú)處不在，而且變得更具挑戰性。

低功耗設計，不論是動(dòng)態(tài)功耗還是靜態(tài)功耗，均要求設計流程各個(gè)階段時(shí)序、功耗和面積間復雜的折衷權衡。這些需求相互間聯(lián)系密切，要想解決這些需求，低功耗分析和優(yōu)化引擎必須集成并運用于從RTL規格到GDSII輸出的整個(gè)流程中。由于芯片尺寸還在持續增長(cháng)，因此這一流程必須是可縮放的，否則它將會(huì )對設計師工作效率造成限制。

圖1: 低功耗設計牽涉到設計流程的各個(gè)方面

動(dòng)態(tài)功耗

設計的動(dòng)態(tài)功耗是由電容、電壓和頻率共同決定的。

電容主要受到門(mén)極電路尺寸及布線(xiàn)的影響。邏輯門(mén)尺寸是降低內部開(kāi)關(guān)電流與增加系統面積、噪音和容性負載間的一種折衷權衡?？s短布線(xiàn)將意味著(zhù)容性負載的減少，但是帶來(lái)?yè)砣闆r的惡化，可能導致布線(xiàn)違規或源自串擾的時(shí)序問(wèn)題。

頻率對系統動(dòng)態(tài)功耗的影響很大。采用并行處理方式，系統時(shí)鐘可以降低，同時(shí)保持吞吐量不變。當然這是以犧牲面積為代價(jià)，是從架構上進(jìn)行考慮。

在芯片總功耗中，時(shí)鐘樹(shù)網(wǎng)絡(luò )的功耗占據了很大一部分。將功耗作為一個(gè)成本函數來(lái)考慮已變得越來(lái)越重要，特別在較小尺寸中更是如此。目前已有各種不同技術(shù)可被廣泛應用于RTL綜合和物理綜合中，如：廣泛的門(mén)控時(shí)鐘覆蓋、門(mén)控時(shí)鐘克隆/反克隆、有功率意識的緩沖器插入、尺寸調整和門(mén)控時(shí)鐘布局。此外，如時(shí)鐘樹(shù)綜合（CTS）中多閾值電壓（Multi-Vt）、層次化時(shí)鐘門(mén)控、基于行為的時(shí)鐘門(mén)控等其他技術(shù)也可以提供額外的功率節省。門(mén)控技術(shù)降低動(dòng)態(tài)功耗也必須在面積和靜態(tài)功耗上平衡折中。