高性能32位內核與基于微控制器存儲架構的集成

32位內核——工作頻率

新內核的最高工作時(shí)鐘頻率為120MHz，是被替代的16位內核速度的六倍。

32位內核——指令存儲器接口

指令存儲系統接口有一個(gè)32位寬的數據總線(xiàn)，以及一個(gè)總共地址空間為1MB的20位寬的地址總線(xiàn)。盡管　32位內核具備更大的地址空間，而這足夠滿(mǎn)足這個(gè)MCU的目標應用空間。標準的控制信號同樣具備為緩慢的存儲器件插入等待狀態(tài)的能力。

該設計的閃存器件與16位設計采用的技術(shù)一樣，最高運行速度達20　MHz。

32　位內核——數據存儲器接口

系統　SRAM　和存儲器映射外設都通過(guò)系統控制器與處理器數據總線(xiàn)相連。系統控制器可提供額外的地址解碼及其他控制功能，幫助處理器內核正確訪(fǎng)問(wèn)數據存儲器或存儲器映射外設，而無(wú)需處理特定的等待狀態(tài)、不同的數據寬度或每個(gè)映射到數據存儲空間的器件的其他特殊需求。

系統控制器和處理器內核之間的數據總線(xiàn)為　32　位寬，與系統控制器和SRAM　間的數據總線(xiàn)寬度相同。系統控制器和外設以及　GPIO　端口間的數據總線(xiàn)寬度可為　8　位、16　位或　32　位，視需求而定。

目標設計采用的　SRAM　與　16　位設計采用的類(lèi)型相同，在　120　MHz時(shí)可實(shí)現　0　等待狀態(tài)操作。

初步分析

目前系統的性能由幾個(gè)因素控制。處理器內核與閃存器件速度的差異可極大地影響性能，因為至少有五個(gè)等待狀態(tài)必須添加到每個(gè)指令提取中。根據粗粒經(jīng)驗法則，至少每十個(gè)指令有一個(gè)讀取或存儲。每條指令加權平均周期(CPI)的典型順序為：

CPI　=　(9　inst　*　6　閃存周期　+　1　inst　*1　SRAM周期)　/　10　指令

CPI　=　5.5

內核的吞吐量由閃存接口的速度決定，因此以前所有的32位內核都是數據通道寬度的兩倍。

在這種情況下，SRAM接口無(wú)關(guān)緊要。雖然某些問(wèn)題很有可能源于存儲接口方面，如中斷延遲和原子位處理，SRAM存儲器的零等待狀態(tài)操作可以忽略。關(guān)注的重點(diǎn)是通過(guò)采用目前可用的、具有成本效益的技術(shù)，來(lái)提高指令存儲接口的性能。

提高CPU內核性能——閃存接口

來(lái)自高性能計算環(huán)境的一個(gè)通用概念是高速緩存，在主要存儲器件和處理器內核之間采用更小及更快的內存存儲，可以實(shí)現突發(fā)數據或程序指令的更快訪(fǎng)問(wèn)。

設計和實(shí)現高速緩存可能非常復雜——需要考慮高速緩存標記、N-Way級聯(lián)和普通高速緩存控制等問(wèn)題——僅關(guān)注程序指令存儲器可讓這項工作變得非常簡(jiǎn)單。這是因為對此特定的　32　位內核來(lái)說(shuō)，對程序存儲器的訪(fǎng)問(wèn)是一個(gè)嚴格的只讀操作。在這種情況下，我們只需考慮一個(gè)方向的數據流可以減少緩沖器和高速緩存系統的復雜性。

預取緩沖器

增加閃存接口總體帶寬的一個(gè)簡(jiǎn)單方法是擴展處理器和閃存器件間的通道寬度。假定閃存的速度一定，增加帶寬的另外一個(gè)方法是擴展接口寬度，以實(shí)現一次提取更多指令，創(chuàng )造一個(gè)更為快速的閃存接口外觀(guān)。

這是預取緩沖器的一個(gè)基本前提。它利用了連接閃存的更寬接口的優(yōu)勢，可在同樣的時(shí)鐘周期數內讀取更大的數據量，這通常只要花閃存讀一個(gè)字的時(shí)間。

因此，預取緩沖器還定義了新數據通道的最小尺寸，原因顯而易見(jiàn)。

圖2.1顯示了我們的120　MHz內核連接到20　MHz閃存陣列的情況。采用兩個(gè)系統間的速度比作為起始值，我們可以確定預取緩沖器、閃存接口讀取的寬度，假設我們需要在無(wú)需等待狀態(tài)的情況下讀取指令。

圖2.1　　指令預取