<dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><s id="yhprb"><strike id="yhprb"></strike></s></dfn><small id="yhprb"></small><dfn id="yhprb"></dfn><small id="yhprb"><delect id="yhprb"></delect></small><small id="yhprb"></small><small id="yhprb"></small> <delect id="yhprb"><strike id="yhprb"></strike></delect><dfn id="yhprb"></dfn><dfn id="yhprb"></dfn><s id="yhprb"><noframes id="yhprb"><small id="yhprb"><dfn id="yhprb"></dfn></small><dfn id="yhprb"><delect id="yhprb"></delect></dfn><small id="yhprb"></small><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn> <small id="yhprb"></small><delect id="yhprb"><strike id="yhprb"></strike></delect><dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"><s id="yhprb"><strike id="yhprb"></strike></s></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn>

新聞中心

EEPW首頁(yè) > 消費電子 > 設計應用 > 在視頻監控系統中使用FPGA進(jìn)行視頻處理

在視頻監控系統中使用FPGA進(jìn)行視頻處理

作者： 時(shí)間：2010-08-19 來(lái)源：網(wǎng)絡(luò ) 收藏


現成的 IP

　　Xilinx 提供了視頻 IP 模塊組，以供在視頻監控系統中快速設計、仿真、實(shí)現和驗證視頻和圖像處理算法。其中包括設計 DVR 用的基本基元和高級算法。

　　此外，Xilinx 及其合作伙伴提供了一系列壓縮編碼、解碼和編解碼解決方案，從為需要快速實(shí)現的人提供現成的內核，一直到為希望通過(guò)高質(zhì)量和低比特率使自己的產(chǎn)品與眾不同的人提供構造模塊參考設計和硬件平臺。

　　將 Xilinx FPGA 用于某些編解碼模塊中的極其繁重的處理任務(wù)，可以支持多通道 HD 編碼，節約寶貴的系統處理器周期，通過(guò)減少或排除 DSP 處理器陣列大量節約成本，并輕松地將從接口到進(jìn)一步視頻處理的更多功能和能力集成到系統中。最重要的是，FPGA 提供了可擴展的解決方案，從而能在相同的系統中支持不同的配置、額外的通道或新的編解碼方案。

　　Xilinx FPGA 可通過(guò)強化系統邏輯和實(shí)現新外設進(jìn)一步降低 DVR 系統成本。Xilinx 及其合作伙伴還為視頻監控系統的快速發(fā)展提供系統接口：先進(jìn)的存儲器接口、PCI Express、德州儀器的 VLYNQ 和 EMIF 接口、硬盤(pán)接口以及 ITU-R BT656 接口。

Xilinx 工具簡(jiǎn)化設計

　　Xilinx System Generator for DSP 允許使用 Xilinx 視頻 IP 模塊組構建和調試 Simulink 中的高性能 DVR 系統。使用 System Generator 開(kāi)發(fā)并實(shí)現視頻處理算法，可以獲得經(jīng)過(guò)徹底驗證和可以輕松執行的設計。

　　Xilinx 已開(kāi)發(fā)出各種經(jīng)過(guò)預測試的新型視頻 IP 模塊組。通過(guò)在 System Generator 內拖放模塊輕松構建視頻/影像系統，從而省下用 HDL 語(yǔ)言編寫(xiě)這些基本構建模塊的寶貴時(shí)間。

　　為了處理從開(kāi)發(fā)板到 PC 的龐大的視頻數據流，System Generator for DSP 引入了另一種新穎的高速硬件協(xié)同仿真（通過(guò)以太網(wǎng)接口）。這種接口允許低延遲的高流量，事實(shí)證明它對于在 System Generator 環(huán)境中構建視頻/影像系統極其有用。

　　另一種基于 MATLAB 語(yǔ)言的設計工具是 Xilinx 開(kāi)發(fā)的 AccelDSP 綜合工具，這是基于高級 MATLAB 語(yǔ)言的工具，用于 Xilinx FPGA 設計 DSP 模塊。此工具可實(shí)現浮點(diǎn)到定點(diǎn)的自動(dòng)轉換，能生成可綜合的 VHDL 或 Verilog 語(yǔ)言，并且可以為驗證創(chuàng )建測試平臺。還可以用 MATLAB 算法生成定點(diǎn) C++ 模型或 System Generator 模塊。AccelDSP 是 Xilinx XtremeDSP解決方案的一個(gè)關(guān)鍵組件，它集最先進(jìn)的 FPGA、設計工具、知識產(chǎn)權內核、合作伙伴關(guān)系以及設計和教育服務(wù)于一體。

結論

　　在視頻監控系統中，視頻信號由多個(gè)攝像機生成。FPGA 從視頻解碼器接收 ITU-R BT656 格式的數字視頻，然后將經(jīng)過(guò)處理的視頻輸出到監視器進(jìn)行顯示，同時(shí)將其輸出到數字媒體處理器或 DSP 進(jìn)行壓縮后存入硬盤(pán)。

　　利用 Xilinx FPGA可以使符合標準的系統有別于競爭對手的產(chǎn)品，同時(shí)還為應用獲得最佳平衡。利用 Xilinx 的視頻 IP 模塊組可以輕松構建具有高度靈活性和可擴展性的 DVR 系統，從而既滿(mǎn)足低端市場(chǎng)又滿(mǎn)足高端市場(chǎng)。通過(guò)將 PCIe 內核與視頻 IP 模塊組集成到一起，可以開(kāi)發(fā)出低成本的 PC 擴展卡視頻監控系統。使用 Xilinx FPGA 中的 VLYNQ 內核，可以通過(guò) Xilinx FPGA 將來(lái)自多部攝像機的眾多視頻流輕松地連接到 TI 的 DaVinci 處理器。

　　AccelChip 與 Xilinx System Generator 的集成將算法開(kāi)發(fā)者青睞的基于 MATLAB 的算法綜合與系統工程師和硬件設計者使用的圖形設計流程結合起來(lái)。它使用豐富的 MATLAB 語(yǔ)言及其附帶的工具箱創(chuàng )建復雜 DSP 算法的 System Generator IP 模塊。通過(guò)合并使用這些工具，設計團隊可以為實(shí)現而利用硬件建模這一最有效的手段，從而讓算法開(kāi)發(fā)者完全參與 FPGA 的設計過(guò)程，并且更快地完成更優(yōu)質(zhì)的設計。

本文引用地址：http://dyxdggzs.com/article/166633.htm
上一頁(yè) 1 2 3 下一頁(yè)

評論


相關(guān)推薦

技術(shù)專(zhuān)區

關(guān)閉
国产精品自在自线亚洲|国产精品无圣光一区二区|国产日产欧洲无码视频|久久久一本精品99久久K精品66|欧美人与动牲交片免费播放
<dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><s id="yhprb"><strike id="yhprb"></strike></s></dfn><small id="yhprb"></small><dfn id="yhprb"></dfn><small id="yhprb"><delect id="yhprb"></delect></small><small id="yhprb"></small><small id="yhprb"></small> <delect id="yhprb"><strike id="yhprb"></strike></delect><dfn id="yhprb"></dfn><dfn id="yhprb"></dfn><s id="yhprb"><noframes id="yhprb"><small id="yhprb"><dfn id="yhprb"></dfn></small><dfn id="yhprb"><delect id="yhprb"></delect></dfn><small id="yhprb"></small><dfn id="yhprb"><delect id="yhprb"></delect></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn> <small id="yhprb"></small><delect id="yhprb"><strike id="yhprb"></strike></delect><dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn><dfn id="yhprb"><s id="yhprb"><strike id="yhprb"></strike></s></dfn><dfn id="yhprb"><s id="yhprb"></s></dfn>