基于Spartan-6的16路高速串行傳輸的設計與實(shí)現
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2．2 OSERDES
同樣，每一款Spartan-6型號FPGA的IOB的輸出SerDes都可以用OSERDES2源語(yǔ)來(lái)實(shí)例化。其結構和源語(yǔ)操作方式以及轉換速率比與ISER-DES2源語(yǔ)類(lèi)似，在SDR模式下，可以實(shí)現1bit串行數據到生成2、3、4bit的并行數據的轉換；在差分輸出方式下，可以實(shí)現1bit串行數據到5、6、7及8bit并行數據的轉換。下圖為OSERDES2模塊以8：1的轉換率配置下差分輸出的級聯(lián)圖。
圖3 OSERDES 8：1差分輸出級聯(lián)拓撲圖本文引用地址：http://dyxdggzs.com/article/162171.htm
當兩個(gè)OSERDES2級聯(lián)時(shí)，其中一個(gè)是主模式，一個(gè)是從模式，表2顯示了兩個(gè)OSERDES2源語(yǔ)級聯(lián)時(shí)的數據位高低連接方式
3 Spartan-6的1 6路高速串行傳輸的設計
兩片XC6SLX150 FPGA之間以16路高速數據相互通信，其中還需要一路源同步時(shí)鐘，一路標志信號用來(lái)使能片間數據的收發(fā)控制，每片FPGA需要一個(gè)400MHz的時(shí)鐘輸入作為高速數據發(fā)送時(shí)鐘。其基本的發(fā)送拓撲圖如下：
接收時(shí)鐘直接使用源同步時(shí)鐘，發(fā)送時(shí)鐘采用輸入到FPGA的400MHz的時(shí)鐘。接收的數據送到一個(gè)128×1024的fifo中，然后進(jìn)行處理，將數據送到發(fā)送模塊，發(fā)送給相連的FPGA中，另一片FPGA做同樣的處理。
3．1 發(fā)送模塊
發(fā)送模塊采用輸入到FPGA的400MHz的時(shí)鐘作為發(fā)送時(shí)鐘源，首先經(jīng)BUFI02后送入PLL，產(chǎn)生一個(gè)800MHz的采樣發(fā)送時(shí)鐘和一個(gè)100MHz的FPGA內部邏輯時(shí)鐘，再通過(guò)一個(gè)BUFPLL驅動(dòng)用于后續的邏輯。發(fā)送時(shí)鐘的產(chǎn)生模塊如圖5所示。
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