基于fifo存儲器的聲發(fā)射信號的數據傳輸及存儲方案介紹

聲發(fā)射技術(shù)是光纖傳感技術(shù)和聲發(fā)射技術(shù)相結合的產(chǎn)物，是目前聲發(fā)射技術(shù)的發(fā)展趨勢。它將高靈敏度聲發(fā)射傳感器安裝于受力構件表面以形成一定數目的傳感器陣列，實(shí)時(shí)接收和采集來(lái)自于材料缺陷的聲發(fā)射信號，進(jìn)而通過(guò)對這些聲發(fā)射信號的識別、判斷和分析來(lái)對材料損傷缺陷進(jìn)行檢測研究并對構件強度、損傷、壽命等進(jìn)行分析和研究。

　　在實(shí)際的構件檢測中，現場(chǎng)聲源信號通常是在100～800 khz之間的微弱高頻信號，而且材料損傷檢測、聲發(fā)射源定位往往需要多個(gè)傳感器形成傳感器陣列，而聲發(fā)射信號的數據傳輸系統必須達到640 mbps以上的數據傳輸能力;并應具有應付突發(fā)或長(cháng)時(shí)間數據接收和存儲能力。本文就是利用CPLD來(lái)實(shí)現對聲發(fā)射信號的采集，從而有效解決了數據的實(shí)時(shí)傳輸和存儲問(wèn)題。

　　1 系統方案設計

　　本方案采用fifo存儲器構成外部大容量數據緩沖區，而使用pci總線(xiàn)的dma傳輸方式與微機進(jìn)行高速數據傳輸?，F場(chǎng)聲發(fā)射信號經(jīng)過(guò)ad轉換和驅動(dòng)電路驅動(dòng)后進(jìn)入pci板卡，然后將部分數據鎖存，同時(shí)將并行信號轉換為串并行信號，通過(guò)cpld控制邏輯電路存入fifo。當fifo存儲器中的數據到達一定狀態(tài)時(shí)，cpld控制

　　邏輯會(huì )產(chǎn)生中斷信號給pci9054總線(xiàn)控制器，之后由后者啟動(dòng)dma傳輸將數據傳人計算機內存中。dma傳輸完成后，pci9054產(chǎn)生通道中斷，并由計算機將數據從內存取出存入硬盤(pán)。該數據存儲傳輸模塊的總體框圖如圖1所示。

　　2 fifo數據存儲電路設計

　　fifo是一個(gè)先人先出的雙口緩沖器，為保證整個(gè)系統正常工作，fifo存儲器允許系統進(jìn)行dma操作，以提高數據的傳輸速度。否則，數據傳輸將達不到傳輸要求，而且會(huì )大大增加cpu的負擔，甚至無(wú)法同時(shí)完成數據的存儲。

　　本設計在數據傳輸系統中采用了六片idt72281芯片來(lái)緩存數據，并將其分成兩組，其中由三片fifo進(jìn)行字寬擴展，圖2所示是其緩存傳輸示意圖。按照這種設計，其字寬可達27位，可以傳輸24位數據和兩個(gè)otr位。

　　3 cpld邏輯控制

　　本系統中由于要對高速信號進(jìn)行處理，因此，對控制信號的時(shí)序要求比較嚴格。在控制芯片的選擇上要盡量選用時(shí)延小、速度快的芯片。本設計采用美國altera公司的max7000s系列可編程邏輯器件epm7128slc84-15，并采用max+plus⒗賜瓿上低車(chē)氖淙?、编译、褭─及编程＿M(jìn)而完成向量測試及仿真.最后的數據可通過(guò)下載線(xiàn)傳輸到芯片中來(lái)完成芯片的配置。

　　3.1 cpld邏輯控制電路

　　cpld為采樣控制器的核心，數據傳輸所要求的嚴格時(shí)序控制關(guān)系就由cpld負責處理。它在本系統中主要負責產(chǎn)生與pci9054的握手信號、數據存儲器的片選信號和讀寫(xiě)控制信號。cpld的外圍信號接口如圖3所示。

　　cpld可根據fifo存儲器的時(shí)序控制要求產(chǎn)生控制信號，并在第一個(gè)時(shí)鐘周期中將數據分別存入fifo和數據鎖存器74ls373中，而在第二個(gè)時(shí)鐘周期將鎖存器中的數據再存入fifo，從而完成并行數據向串行數據的轉換。同時(shí)根據存儲器的相關(guān)信號向pci9054控制器發(fā)出中斷請求，并在pci9054讀取數據時(shí)產(chǎn)生相應的控制邏輯。