華力開(kāi)發(fā)55納米平臺的參考設計流程

　　全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司(NASDAQ:CDNS)與上海華力微電子有限公司，日前共同宣布華力微電子基于Cadence ^® Encounter^® 數字技術(shù)交付出55納米平臺的參考設計流程。從現在起，華力微電子首次在其已建立的55 納米工藝平臺上實(shí)現了從 RTL到GDSII的完整流程，它也是Cadence與上海華力緊密合作的結果。

　　在該流程中所使用的Cadence數字工具包括RTL Compiler、Encounter Digital Implementation 系統、Conformal LEC、QRC Extraction、Encounter Timing 系統、Encounter Power 系統和Physical Verification 系統。除了Cadence工具以外，全芯片流程彰顯華力微電子55納米庫、存儲器IP和IO功能特色。

　　“通過(guò)與Cadence緊密合作，我們可為客戶(hù)提供基于Cadence和華力微電子先進(jìn)技術(shù)的完整 55納米參考設計流程，”華力微電子副總栽舒奇表示，“我們期待繼續與Cadence合作為客戶(hù)提供高品質(zhì)硅晶的最快捷徑。”

　　“華力微電子公司自2010成立以來(lái)，有著(zhù)令人印象深刻的成功紀錄，并已成為Cadence 重要合作伙伴，”Cadence公司銷(xiāo)售副總栽劉國軍表示。“我們共同的努力幫助設計人員有效實(shí)施和驗證他們設計的同時(shí)，又贏(yíng)得產(chǎn)品投放市場(chǎng)的時(shí)間目標。”