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IEEE 802.11a數字基帶處理器的并行流水結構設計

作者: 時(shí)間:2006-02-24 來(lái)源:網(wǎng)絡(luò ) 收藏

作者Email: zhaopk00@mails.tsinghua.edu.cn

摘要本文針對處理過(guò)程,提出了一種結構。發(fā)射過(guò)程和接收過(guò)程分別采用三級處理,以此為基礎完成了整個(gè)的設計和實(shí)現。所提出的結構顯著(zhù)提高了系統的數據吞吐能力,降低了資源占用量。硬件設計已經(jīng)通過(guò)系統仿真,每級流水階段的并行運算效率都達到了100%,單元運算的流水效率達到85%以上。

關(guān)鍵詞并行流水結構;;.

1.引言

無(wú)線(xiàn)局域網(wǎng)標準[1]采用了OFDM調制方式,具有較好的抗窄帶干擾和抗多徑能力,最高數據傳輸速率達到54Mbits/s,是一種適合于構建無(wú)線(xiàn)家庭多媒體網(wǎng)絡(luò )的傳輸技術(shù)。為取得處理速度和芯片規模之間較好的折衷,IEEE802.11a基帶的設計應采用合適的系統結構和運行方式,從而有效降低硬件復雜度,增強系統通用性和可移植性,提高系統性能。

本文作者已建立了基于IEEE802.11a物理層標準,采用DSP+FPGA結構的OFDM無(wú)線(xiàn)傳輸系統平臺。在此基礎上,完成了單片數字基帶處理器的FPGA設計集成?;鶐幚砥鞯脑O計采用了并行流水結構[2,3]。這種結構可以有效提高系統數據吞吐能力,降低硬件資源占用量,非常適于采用幀結構處理的IEEE802.11a物理層。本文首先扼要描述所設計的基帶處理器的體系結構,在此基礎上詳細討論整個(gè)芯片的并行流水結構,最后給出實(shí)現結果。

2.基帶處理器體系結構

IEEE802.11a物理層標準采用OFDM調制方式,工作于5GHz頻段,支持6~54Mbits/s的凈數據速率。IEEE802.11a數字基帶處理過(guò)程包括擾碼、卷積、交織、IFFT/FFT變換和星座點(diǎn)映射等。不同的交織和星座點(diǎn)映射方式對應不同的工作模式和數據速率。

我們設計的數字基帶處理器的體系結構如圖1所示。芯片分為發(fā)射單元和接收單元兩部分。由于發(fā)射和接收是時(shí)分復用的,因此可以共用一個(gè)FFT/IFFT模塊。FFT/IFFT模塊的運算過(guò)程采用了時(shí)分復用基4CORDIC算法[4]實(shí)現,模塊中只有一個(gè)采用CORDIC算法的基4蝶形運算單元,按照時(shí)間先后順序依次完成每個(gè)蝶形運算過(guò)程。這種方式雖然引入了運算延時(shí),但是大大降低了資源占用;而其引入的運算延時(shí)通過(guò)本文所提出的并行流水結構得到解決,從而優(yōu)化了芯片設計。

從圖1可以看到,在發(fā)射單元,擾碼模塊、卷積模塊和交織映射模塊共同組成了編碼過(guò)程,IFFT變換模塊組成了變換過(guò)程,加保護間隔、成形濾波器和數字上變頻組成了輸出過(guò)程;在接收單元,下變頻模塊、匹配濾波模塊和去除保護間隔構成了輸入過(guò)程,FFT變換模塊構成了變換過(guò)程,而解映射、解交織、維特比譯碼和解擾模塊共同構成了解碼過(guò)程。這些過(guò)程運算耗時(shí)相差不大,有利于進(jìn)行并行流水。為了提高數據吞吐量,卷積、交織、解交織和解卷積都以2bits并行方式進(jìn)行工作。
芯片內共有兩個(gè)全局時(shí)鐘,頻率為60MHz和40MHz。PHY-RF接口、輸出過(guò)程和輸入過(guò)程工作在40MHz,PHY-MAC接口、編碼過(guò)程、解碼過(guò)程和變換過(guò)程工作在60MHz。

3.并行流水

采用并行流水,需要將算法分割為若干級(level),而流水結構的每個(gè)階段(stage)則對應于算法的每一級(level)[2]。針對本系統設計的要求,我們將發(fā)射單元和接收單元分別進(jìn)行算法分級,依此設計相應的并行流水結構。
3.1發(fā)射單元流水結構
發(fā)射單元須保證輸出過(guò)程的連續性。以每個(gè)OFDM符號以20MHz的速率輸出80個(gè)采樣點(diǎn)為例,在60MHz系統主時(shí)鐘下,輸出過(guò)程需要240個(gè)周期。如果以輸出過(guò)程為一級算法,那么每一級都不能超過(guò)240個(gè)時(shí)鐘周期。
發(fā)射單元的算法分級如下:首先,輸出過(guò)程(表示為運算C)單獨設置為一級(level)。變換過(guò)程,IFFT/FFT模塊(表示為運算B)采用時(shí)分復用方式調用蝶形運算單元,完成一次變換需要211個(gè)周期,可以設置為一級(level)。編碼過(guò)程(表示為運算A)的卷積和交織都以2bits并行工作,對于一個(gè)OFDM符號,擾碼引入1個(gè)周期的延時(shí),卷積引入1個(gè)周期的延時(shí),交織最多需要216個(gè)時(shí)鐘周期(在54Mbits/s模式下),因此整個(gè)編碼過(guò)程最多需要218個(gè)時(shí)鐘周期,設置為一級(level)。

發(fā)射單元流水結構分為三個(gè)階段(stage),對應于發(fā)射算法的三級(level)。圖2表示了發(fā)射單元流水結構的情況。流水結構各個(gè)階段之間通過(guò)RAM存儲單元進(jìn)行數據交換。流水結構的三個(gè)階段采用并行工作的方式,可以提高數據吞吐量。

3.2接收單元流水設計

接收單元要保證完整的接收數據。與發(fā)射單元不同的是,在接收單元,維特比解碼器以2bits并行的方式工作在60MHz時(shí)鐘頻率,因此完全可以實(shí)時(shí)讀入解交織的結果,對前面的過(guò)程沒(méi)有影響,算法分級中可以不考慮解碼及其以后的單元。
接收單元的算法分級包括:輸入過(guò)程(表示為運算C)單獨設置為一級(level)。FFT模塊(表示為運算B)完成一次變換過(guò)程需要211個(gè)時(shí)鐘周期,設置為一級(level)。每個(gè)OFDM符號解交織并且解打孔(表示為運算A)最多需要216個(gè)周期(在54Mbits/s模式下),設置為一級(level)。

接收單元流水結構也分為三個(gè)階段(stage),對應于接收算法的三級(level)。圖3表示了接收單元流水結構。與發(fā)射單元相似,接收單元流水各個(gè)階段之間也采用RAM作為數據交換的接口,三個(gè)階段采用并行工作方式。

4.設計的實(shí)現

本文設計采用VHDL語(yǔ)言[5]實(shí)現,選用Altera公司EPXA10F1020C1型號的FPGA。設計過(guò)程使用Synplify7.3.1進(jìn)行綜合,QuartusII4.1進(jìn)行布局布線(xiàn),ModelsimSE5.7e進(jìn)行功能仿真和時(shí)序仿真。

設計結果中,IFFT/FFT模塊占用1637個(gè)LogicCells,解卷積模塊占用2877個(gè)LogicCells。整個(gè)數字基帶處理器(不包括時(shí)鐘同步和信道估計模塊)占用約6K個(gè)LogicCells,占用存儲單元約32Kbits,存儲單元共使用了47個(gè)ESB。

圖4表示系統的仿真結果。Bit_Bus1表示編碼過(guò)程總線(xiàn);Ifft_Busy表示IFFT運算過(guò)程;Data_I、Data_Q表示OFDM符號的采樣數據;Fft_Busy表示FFT運算過(guò)程;Bit_Bus2表示解碼過(guò)程總線(xiàn)。仿真結果顯示,每級流水階段的并行運算效率(EfficiencyoftheParallelOperationWithinEachStageofthePipeline)[2]達到100%,最高模式(54Mbits/s)下每級流水階段A、B、C三種運算的流水效率(EfficiencyofthePipeline)[2]分別達到90%,88%和100%。

并行流水結構設計給IFFT/FFT過(guò)程提供了較多的運算時(shí)間,從而可以使用運算時(shí)間長(cháng)、資源占用少的CORDIC迭代算法;同時(shí)由于發(fā)射單元和接收單元流水結構相似,根據時(shí)分復用的原則,這兩部分可以共用運算模塊和控制信號;這些有效地減少了系統的資源占用量。

5.總結

本文針對IEEE802.11a數字基帶處理過(guò)程中幀結構處理的特點(diǎn),采用并行流水結構進(jìn)行設計。系統發(fā)射單元和接收單元的算法均分為了三級,每一級僅包含一種互不相同的運算;這兩部分的流水結構也均分為了三個(gè)階段,對應于各自的三級算法。三個(gè)流水階段并行運行,提高了系統的數據吞吐能力。

本文并行流水結構設計簡(jiǎn)潔而高效,每級流水階段的并行運算效率都達到了100%,單元運算的流水效率達到85%以上。系統核心模塊IFFT/FFT變換采用CORDIC算法實(shí)現,算法所引入的較長(cháng)的運算時(shí)間又通過(guò)并行流水結構加以解決,降低了硬件資源占用量。

總結本文的并行流水結構,其具有數據吞吐量大,系統工作效率高和硬件資源占用量少的特點(diǎn),整個(gè)數字基帶處理器的結構得到了優(yōu)化。


參考文獻
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2.daFontouraCosta,L.;Slaets,J.F.W.;OntheEfficiencyofParallelPipelinedArchitectures;IEEETRANSACTIONSONSIGNALPROCESSING,Volume:39,Issue:9,Sept.1991
3.陳國良,陳峻,VLSI計算理論與并行算法,中國科學(xué)技術(shù)大學(xué)出版社,1991
4.Sarmiento,R.;deArmas,V.;Lopez,J.F.;Montiel-Nelson,J.A.;Nunez,A.;ACORDICprocessor
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5.曾繁泰,陳美金,VHDL程序設計,清華大學(xué)出版社,2001



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