基于串行RapidIo協(xié)議的無(wú)線(xiàn)通信基帶處理系統架構
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由于串行RapidIO提供了可靠的錯誤檢測機制，并且將傳輸時(shí)鐘嵌入到數據中，消除了數據與傳輸時(shí)鐘之間的信號偏移，因而使得芯片間的數據可以準確、穩定地傳輸。另一方面，串行RapidIO即使工作在4x模式下也只需要19個(gè)引腳，其低引腳數的特點(diǎn)使得各芯片在布局布線(xiàn)方面的復雜度顯著(zhù)降低，變得十分簡(jiǎn)單。
3．2 測試驗證
硬件實(shí)現圖2所示的架構共使用了1片MPC8572CPU，2片VIRTEX-5LXT系列的FPGA(FPGA1／2)，3片 TNS320TC16488 DSF(DSP 1／2／3)以及TS1578 SRIO SWITCH。其中，CPU和FPGA均采用3．125 Gb／s的4x模式；DSP則采用3．125 Gb／s的1x模式。
表1顯示了多條數據通路同時(shí)進(jìn)行數據通信的實(shí)測峰值流量。其中，任意一條數據通路的發(fā)送流量與接收流量都是相等的，由此可以證明該架構可以對數據進(jìn)行可靠完整的傳輸。與此同時(shí)，4x模式(1x模式)下的數據流量可以達到8．76 Gb／s(2．23 Gb／s)，這與第3．1節中分析的最大9 Gb／s(2．3 Gb／s)左右的流量相吻合，也驗證了該架構對數據的高速低延時(shí)傳輸特性。本文引用地址：http://dyxdggzs.com/article/157901.htm
為了驗證該架構進(jìn)行分布式處理的可行性，特意在FPGA 1與DSP1／2／3之間進(jìn)行了多播實(shí)驗。實(shí)驗結果如表2所示，各DSP均能接收到來(lái)自FPGA 1的多播數據，且各DSP的接收流量與FPGA 1的發(fā)送流量相同，由此可以推斷各DSP能完整接收FPGA 1發(fā)送的多播數據，從而證明了分布式處理是可行的。另外，從測試結果可以發(fā)現，不同的數據通路在同一時(shí)間段均能近似以最大流量的方式進(jìn)行通信。這充分說(shuō)明了該架構具有點(diǎn)對點(diǎn)靈活通信的特性。
通過(guò)以上的測試驗證，一方面證明了第3．1節中的優(yōu)點(diǎn)分析是正確的。另一方面也證明了使用本文提出的架構方案完成各芯片間的數據傳輸是合理可行的。對于本文提出的架構而言，各種拓撲結構均能通過(guò)Ra-pidIO實(shí)現，因此，保證了數據在各芯片間能夠自由可靠地傳輸，確保了該架構能夠很好地完成基帶處理任務(wù)。
4 結 語(yǔ)
串行RapidIO是一種用于芯片或背板間互聯(lián)的新型高速接口。本文提出的基于串行RapidIO的無(wú)線(xiàn)通信基帶處理系統架構具有靈活、可靠、高性能等特點(diǎn)，使其相對于傳統的基帶處理系統架構體現出了很強的優(yōu)越性，能夠很好地滿(mǎn)足無(wú)線(xiàn)通信技術(shù)的發(fā)展需求，具有很長(cháng)的生命周期和廣闊的應用空間。
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