基于SRAM工藝FPGA的加密方法介紹

在現代電子系統設計中，由于可編程邏輯器件的卓越性能、靈活方便的可升級特性，而得到了廣泛的應用。由于大規模高密度可編程邏輯器件多采用SRAM工藝，要求每次上電，對FPGA器件進(jìn)行重配置，這就使得可以通過(guò)監視配置的位數據流，進(jìn)行克隆設計。因此，在關(guān)鍵、核心設備中，必須采用加密技術(shù)保護設計者的知識產(chǎn)權。

1　基于SRAM工藝FPGA的保密性問(wèn)題

通常，采用SRAM工藝的FPGA芯片的的配置方法主要有三種：由計算機通過(guò)下載電纜配置、用專(zhuān)用配置芯片（如Altera公司的EPCX系列芯片）配置、采用存儲器加微控制器的方法配置。第一種方法適合調試設計時(shí)要用，第二種和第三種在實(shí)際產(chǎn)品中使用較多。第二種方法的優(yōu)點(diǎn)在于外圍電路非常簡(jiǎn)單，體積較小，適用于不需要頻繁升級的產(chǎn)品；第三種方法的優(yōu)點(diǎn)在于成本較低，升級性能好。

以上幾種方法在系統加電時(shí)，都需要將配置的比特流數據按照確定的時(shí)序寫(xiě)入SRAM工藝的FPGA。因此，采用一定的電路對配置FPGA的數據引腳進(jìn)行采樣，即可得到配置數據流信息。利用記錄下來(lái)的配置數據可對另一塊FPGA芯片進(jìn)行配置，就實(shí)現了對FPGA內部設計電路的克隆。典型的克隆方法見(jiàn)圖1。

2 對SRAM工藝FPGA進(jìn)行有效加密的方法

由于SRAM工藝的FPGA上電時(shí)的配置數據是可以被復制的，因此單獨的一塊FPGA芯片是無(wú)法實(shí)現有效加密的。FPGA芯片供應商對位數據流的定義是不公開(kāi)的，因此無(wú)法通過(guò)外部的配置數據流信息推測內部電路。也就是說(shuō)，通過(guò)對FPGA配置引腳的數據進(jìn)行采樣可得到配置信息。但也不能知道內部電路結構。如果在配置完成后使FPGA處于非工作狀態(tài)，利用另外一塊保密性較強的CPU產(chǎn)生密碼驗證信息與FPGA進(jìn)行通信，僅在驗證成功的情況下使能FPGA正常工作，則能有效地對設計進(jìn)行加密。具體電路結構見(jiàn)圖2。

系統加電時(shí)，由單片機對SRAM工藝的FPGA進(jìn)行配置。配置完成時(shí)，FPGA內部功能塊的使能端為低，不能正常工作。此時(shí)，單片機判斷到配置完成后，將ASET信號置為高電平，使能FPGA內的偽碼發(fā)生電路工作；同時(shí)，單片機產(chǎn)生一個(gè)偽碼驗證信息，在FPGA中將兩路偽碼進(jìn)行比較，兩者完全匹配時(shí)，FPGA內部電路正常工作，否則不能正常工作。加密電路主要利用了配置完成后處于空閑狀態(tài)的單片機和FPGA內部分邏輯單元，沒(méi)有增加硬件成本。

由上述討論可知，系統的加密能力主要由CPU的加密能力決定。這就要求CPU的加密算法要足夠復雜，使得對驗證信息的捕獲與識別足夠困難。最常見(jiàn)的加密算法就是產(chǎn)生兩個(gè)偽隨機序列發(fā)生器：一個(gè)位于SRAM工藝的FPGA內；另一個(gè)位于CPU內。當兩者匹配時(shí)，通過(guò)驗斑點(diǎn)。對PN碼有兩點(diǎn)要求：一方面，要求偽隨機序列的長(cháng)度足夠長(cháng)，使得要捕獲整個(gè)序列不太可能；另一方面，偽隨機序列的線(xiàn)性復雜度要足夠高，使推測偽隨機序列的結構不易實(shí)現。

通常采用的偽隨機碼發(fā)生器的反饋電路如圖3所示。實(shí)際中，可采用級數較高的線(xiàn)性反饋移位寄存器來(lái)產(chǎn)生偽隨機碼。如采用40級線(xiàn)性移位寄存器產(chǎn)生的最大序列的周期為2?40=10?12。若將所有偽隨機碼截獲并存儲，就需要1000Gb的存儲空間；若碼速率為50Kbps，捕獲時(shí)間將長(cháng)達5555小時(shí)；當增加移位寄存器的級數時(shí)，所需的存儲空間和捕獲時(shí)間都會(huì )呈指數增長(cháng)，以至于難以實(shí)現。采用較為簡(jiǎn)單的線(xiàn)性反饋電路被推測出反饋結構的可能性較大，因此實(shí)際的系統中，除了級數要較多之外，往往通過(guò)對多個(gè)線(xiàn)性移位寄存器產(chǎn)生的偽碼進(jìn)行特定運算產(chǎn)生長(cháng)碼，以增加所產(chǎn)生偽碼的線(xiàn)性復雜度。

3　FPGA內的校驗工作電路

在此采用40級線(xiàn)性反饋移位寄存器來(lái)產(chǎn)生偽隨機碼，特征多項式為20000012000005（八進(jìn)制表示）。其移位寄存器表示形式為：Bin=B23?XOR?B21XORB2XORB0，FPGA內工作電路見(jiàn)圖4。

在上電之后，單片機將圖4中的電路配置在FPGA中。配置完成后，單片機發(fā)送的ASET信號由低電平跳變?yōu)楦唠娖?，使得FPGA內的PN碼產(chǎn)生電路開(kāi)始工作，并于CPU發(fā)送過(guò)來(lái)的PN碼進(jìn)行比較。比較結果一致就使能USER_DESIGN模塊正常工作。其中PLL_BITSYS模塊用來(lái)發(fā)生VERIFY_PN的位同步時(shí)鐘，采用微分鎖相原理實(shí)現。各種參考資料都有較多介紹，在此不再詳述。

COMPARE_PN模塊完成對單片機發(fā)送的偽隨機碼和PNMA_PRODUCER模塊產(chǎn)生的偽隨機碼的比較：當兩路相同，輸出1，不同時(shí)輸出0；若兩路偽碼完全匹配，則恒定輸出1，使USER_DESIGN電路正常工作，否則，輸出為類(lèi)似于偽碼的信號，使USER_DESIGN電路不能正常工作。

4　FPGA內的偽隨機碼產(chǎn)生電路

PNMA_PRODUCER模塊和來(lái)產(chǎn)生偽隨機碼 ，采用移位寄存器實(shí)現，具體電路見(jiàn)圖5。LPM_SHIFTREG為移位寄存器模塊。移位寄存器ASET端為異步置位端，高電平有效，即ASET為高時(shí)，將初值85置入移位寄存器內，LPMSHIFTREG模塊的“DIRECTION”設置為“RIGHT”即移位方向為右移。Q[39..0]表示40位移位寄存器的各個(gè)狀態(tài)，SHIFTIN為串行輸入，SHIFTIN為Q0、Q2、Q21、Q23四個(gè)狀態(tài)異或運算的結果。