基于FPGA的嵌入式串行千兆以太網(wǎng)設計
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本系統基于Xilinx公司嵌入式系統開(kāi)發(fā)工具EDK12．3完成軟硬件協(xié)同設計。EDK12．3由XPS(Xilinx Platform Studio)、SDK(Software Development Kit)等組成。設計時(shí)需在XPS環(huán)境下添加所需的IP核，生成硬件系統框架，并添加相應的引腳約束和時(shí)序約束，然后調用Plat gen生成嵌入式系統硬件部分的網(wǎng)表(．NGC)文件和比特(．bit)文件，并通過(guò)軟件描述文件(．MSS文件)來(lái)設置系統軟件配置；接著(zhù)將硬件設計導入到SDK中，并在SDK中生成各個(gè)外設的驅動(dòng)層和庫，設置相應軟件的操作系統、庫、外設驅動(dòng)的屬性，添加應用軟件項目并編寫(xiě)應用軟件；最后，調用處理器對應的編譯器編譯軟件并和硬件可執行文件合成后，生成最終的二進(jìn)制比特文件，下載到目標板進(jìn)行系統調試。
2 PowerPC的硬件設計
設計中采用的FPGA內嵌硬核處理器PowerPC440屬于32位精簡(jiǎn)指令集嵌入式處理器，它采用擴展型Book-E結構，其內部包括一個(gè)高性能、可雙指令處理并有七級流水線(xiàn)的微內核。同時(shí)，具有靈活的存儲器管理單元(MMU)、3個(gè)相互獨立的128位PLB總線(xiàn)接口、4個(gè)直接存儲器存儲(DMA)控制單元，以及設備控制寄存器(DCR)等。它集成了32 KB指令和32 KB數據緩存，在550 MHz時(shí)鐘頻率下可提供高達1100 DMIPS的性能。在本設計中，PowerPCA40通過(guò)PLB總線(xiàn)與外設端口相連，其硬件架構如圖3所示。本文引用地址：http://dyxdggzs.com/article/153698.htm
系統硬件平臺的搭建(包括PowerPC處理器功能配置、系統總線(xiàn)結構以及相應的地址映射)均在EDK集成開(kāi)發(fā)環(huán)境XPS中完成。
設計中采用片內高速數據總線(xiàn)PLB連接各種控制IP核，PowerPC440通過(guò)PLB總線(xiàn)完成對內部IP核以及外設的訪(fǎng)問(wèn)和控制功能。其中，外部PHY芯片通過(guò)與在FPGA內部例化EMAC核(Ethernet MAC)相連，掛載在PLB總線(xiàn)上，完成SGMII鏈路的建立；DDR II芯片通過(guò)IP核多端口存儲控制器(Multiport Memory Controller，MPMC)掛載在PLB總線(xiàn)上，實(shí)現外部存儲功能；串口通過(guò)串口控制器IP核(Xps_uartlite)與PLB總線(xiàn)相連，用于打印輸出調試狀態(tài)信息；8個(gè)撥碼開(kāi)關(guān)DIP和LED燈分別通過(guò)GPIO口與PLB總線(xiàn)相連，實(shí)現簡(jiǎn)單的控制與狀態(tài)顯示功能。
硬件結構如圖4所示。
本系統使用時(shí)鐘生成器IP核生成系統各模塊工作時(shí)所需時(shí)鐘。該IP核模塊的輸入時(shí)鐘為FPGA全局時(shí)鐘引腳輸入的100 MHz時(shí)鐘，經(jīng)過(guò)相應的倍頻，生成400 MHz的PowerPC440工作時(shí)鐘，生成200 MHz的DDR Il工作時(shí)鐘以及125 MHz的Ethernet MAC工作時(shí)鐘。
在各模塊添加及連接結束后，需添加UCF約束文件，包括FPGA引腳約束和相應的時(shí)序約束等，并對XPS自動(dòng)生成的微處理器硬件規范MHS文件進(jìn)行相應的修改，對系統進(jìn)行適當的優(yōu)化。生成的系統在綜合、布局、布線(xiàn)無(wú)誤后生成最終的．bit文件，準備下載到電路板上。
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