FPGA/CPLD狀態(tài)機的穩定性設計

　　mach_input:in std_logic;

　　mach_outputs:out std_logic_vector(0 to 1));

　　endexample;

　　architecture behave of example is

　　constant st0:std_logic_vector(0 to 3):=0001;

　　constant st1:std_logic_vector(0 to 3):=0010;

　　constant st2:std_logic_vector(0 to 3):=0100;

　　constant st3:std_logic_vector(0 to 3):=1000;

　　signal current_state,next_state:std_logic vector(0 to 3);

　　begin

　　……

　　對FLEX10K系列器件綜合后的仿真結果如圖3所示.

　　圖3　采用“ONEHOT”編碼的狀態(tài)機綜合后的波形

　　如圖3所示,在輸入信號穩定以后,狀態(tài)機的輸出信號也穩定下來(lái),定義這種風(fēng)格的狀態(tài)碼來(lái)設計基于FPGA的狀態(tài)機是一種不錯的選擇.

　　然而在輸入信號跳變時(shí),電路還是會(huì )出現不穩定現象.此時(shí)我們已不能只從狀態(tài)值編碼方式尋找解決方法.回頭看看狀態(tài)機的原理框圖不難發(fā)現:狀態(tài)寄存器的輸出值是必須符合建立保持時(shí)間約束關(guān)系的.在上述狀態(tài)機中雖然采用了各種不同的編碼方式但都不能徹底消除這種過(guò)渡狀態(tài),我們將電路結構稍作改進(jìn),一種更好的結構如圖4所示.這種結構的狀態(tài)機可有效抑制過(guò)渡狀態(tài)的出現.這是因為輸出寄存器只要求狀態(tài)值在時(shí)鐘的邊沿穩定.將上述程序改進(jìn)之后的程序如圖4.

　　……

　　architecture behave of example1is

　　type states is(st0,st1,st2,st3); 定義states為枚舉類(lèi)型

　　signal current_state,next_state:states;

　　signal temp:std_logic_vector(0 to 1); 定義一個(gè)信號用于引入輸出寄存器

　　begin

　　state_change:process(clk) --狀態(tài)改變進(jìn)程

　　begin

　　wait until clk'eventandclk='1';

　　current_state=next_state;

　　mach_outputs=temp;

　　end process state_change;

　　……

　　圖5　改進(jìn)后的狀態(tài)機綜合后的波形

　　顯然這種結構的狀態(tài)機穩定性優(yōu)于一般結構的狀態(tài)機,但是它占用的邏輯資源更多,電路的速度可能下降,在設計時(shí)應綜合考慮.

　　另外,為防止電路進(jìn)入非法狀態(tài),可以設計成自啟動(dòng)結構,在VHDL描述的狀態(tài)機中添加一個(gè)“when others”語(yǔ)句是行之有效的.

　　3　選擇不同編碼方式、不同結構的狀態(tài)機的技巧

　　3.1　針對不同結構器件選擇不同編碼風(fēng)格

　　基于乘積項結構的CPLD器件適合于設計全編碼狀態(tài)機,在全編碼狀態(tài)機中采用格雷碼表示狀態(tài)值.這對于邏輯資源較少的器件是一種不錯的優(yōu)化方法.

　　基于查找表結構的FPGA器件適合于設計成“ONEHOT”方式編碼的狀態(tài)機,這種結構狀態(tài)機只用一位二進(jìn)制數表示一個(gè)狀態(tài),可提高穩定性,但要占用更多的邏輯資源.

　　3.2　根據邏輯資源大小選擇狀態(tài)機結構

　　當設計的狀態(tài)機狀態(tài)轉換次序出現多路徑時(shí),采用格雷碼表示狀態(tài)值不會(huì )有任何作用,因為此時(shí)有些相鄰狀態(tài)不只是一位不同.在邏輯資源允許的情況下,可以考慮在狀態(tài)機后級增加一級輸出寄存器,可確保輸出不產(chǎn)生毛刺,使狀態(tài)機輸出穩定可靠的信號.