基于中檔FPGA多相濾波器的設計實(shí)現

　　除了任何寄存器和一般用途的邏輯，常規8抽頭FIR濾波器中的每個(gè)抽頭包含一個(gè)乘法器和一個(gè)加法器，當然為我們提供了總共8個(gè)乘法器和8個(gè)加法器。濾波器之后需要一些額外的邏輯，以便丟棄任何不想要的樣本。

　　同樣，在我們最初的4 × 2抽頭多相實(shí)現中的每一個(gè)抽頭含有一個(gè)乘法器和一個(gè)加法器，再次為我們提供了總共8個(gè)乘法器和8個(gè)加法器。在多相實(shí)現中，需要實(shí)現“旋轉開(kāi)關(guān)”送入濾波器的邏輯數量大約相當于在常規8抽頭FIR濾波器中丟棄不要的樣本所需的邏輯。

　　當然，多相實(shí)現還需要一些額外的邏輯和一個(gè)加法器累加來(lái)自四個(gè)子濾波器的結果。因此，最終的結果是，最初的多相實(shí)現需要比傳統的8抽頭FIR濾波器更多一點(diǎn)的邏輯。

　　然而，對于傳統的8位FIR濾波器，在每個(gè)時(shí)鐘都要執行8次乘和8次加。相比最初的多相實(shí)現的情況，在任何主時(shí)鐘時(shí)刻，只有一個(gè)子濾波器是工作的。由于在這個(gè)例子中每個(gè)子濾波器含有兩個(gè)抽頭，這意味著(zhù)這個(gè)功能的濾波器部分在每個(gè)時(shí)鐘只進(jìn)行兩次乘法和兩次加法。

　　當然，從四個(gè)子濾波器收集結果的求和功能還必須在每個(gè)主時(shí)鐘進(jìn)行加(在每4時(shí)鐘周期開(kāi)始時(shí)，這個(gè)累加器清零;它從四個(gè)子濾波器收集結果; 在每4時(shí)鐘周期結束時(shí)，它產(chǎn)生一個(gè)新的值)。

　　這意味著(zhù)，最初的多相實(shí)現的每個(gè)子濾波器有效地以常規8抽頭FIR濾波器1/ 4的頻率運行。反過(guò)來(lái)，這意味著(zhù)最初多相實(shí)現只在每個(gè)主時(shí)鐘進(jìn)行兩次乘法和三次加法(包括加法器的加操作)，從而大大節省了功耗。

　　此外，在最初的多相實(shí)現中，由于四個(gè)子濾波器的每個(gè)只用了1/4的時(shí)間，這意味著(zhù)在任何特定時(shí)間，我們實(shí)際上只需要其中的一個(gè)，這使我們更加完善了實(shí)現方法，如圖14所示。

　　圖14 更完善的基于多相濾波器的抽取器實(shí)現方案

　　在這種情況下，我們采用了單一的2抽頭子濾波器，每個(gè)抽頭含有乘法器和加法器。在每個(gè)主時(shí)鐘，我們選擇合適的系數對。每一個(gè)抽頭需要額外的寄存器和用于維護的邏輯，但與減少的乘法器和加法器相比，與我們的最初多相實(shí)現相比，這是微不足道的。

　　當然，在我們原來(lái)的多相實(shí)現中，我們仍然要在每個(gè)主時(shí)鐘時(shí)刻執行兩次乘法和三次加法，。這些抽取實(shí)現例子的總結如表1所示。

　　表1抽取實(shí)現實(shí)例的總結

　　利用多相FIR濾波器進(jìn)行內插

　　現在讓我們來(lái)考慮內插的情況。首先讓我們先考慮一個(gè)基于常規8抽頭FIR濾波器的內插子系統的符號表示，如圖15所示。

　　圖15傳統的基于8抽頭FIR濾波器的內插器的符號表示