基于PCI IP核的碼流接收卡的設計

本文介紹了一種基于Altera公司的PCI接口IP核的DVB碼流接收系統的硬件設計方案及設計要點(diǎn)的分析。該設計采用Altera公司的新一代FPGA芯片EP1C12和PCI IP核以及高速串行數據通信接收芯片，實(shí)現DVB-ASI信號的接收。
關(guān)鍵詞：DVB；異步串行接口；PCI；IP核

前言
隨著(zhù)數字化廣播電視技術(shù)的迅速發(fā)展和基于MPEG-2標準的圖像壓縮和復用技術(shù)的完善，利用PC對大容量信息的處理變得日益重要，如基于PC的軟復用器的實(shí)現，使得通過(guò)PC接收DVB(數字視頻廣播)碼流已逐漸成為一項不可替代的多媒體數據接收技術(shù)。因此，設計基于PC平臺的DVB 碼流接收卡是數字廣播電視發(fā)展的需要。
由于DVB-ASI信號的平均傳輸速率為270 Mbps，而DVB傳輸流又要求保證接收的實(shí)時(shí)性，因此本文選擇了PCI總線(xiàn)。33MHz、32位的PCI總線(xiàn)的數據傳輸速率最高可達133MBps, 完全可以滿(mǎn)足高速實(shí)時(shí)傳輸的需求。選擇了Altera公司的PCI編譯器軟件包來(lái)實(shí)現PCI接口控制電路。該軟件包為PCI接口提供了一個(gè)完整的解決辦法，包含了PCI控制電路的所有功能。用戶(hù)可以通過(guò)修改參數生成所需的IP核模塊，以設計自己的外部設備接口邏輯。本文選擇了其生成的PCI_MT32功能模塊。

系統硬件模塊設計
系統的硬件電路設計要求：能將傳輸速率為270 Mbps的串行DVB—ASI碼流實(shí)時(shí)、無(wú)損地通過(guò)PCI接口傳輸到PC，以供PC上的應用程序做進(jìn)一步處理。在操作和使用上要方便，在設計上要求結構緊湊、接口簡(jiǎn)單、性能可靠、易于升級。系統硬件框圖如圖１所示。

從圖中可以看出，由于使用了FPGA及PCI IP核，使整個(gè)硬件電路顯得特別簡(jiǎn)潔。它主要由DVB碼流輸入模塊和核心控制模塊組成。串行DVB傳輸流經(jīng)同軸電纜進(jìn)入DVB碼流輸入模塊，轉換為8位并行輸出。核心控制模塊對并行數據進(jìn)行緩存，并采用DMA方式傳輸給PCI總線(xiàn)，完成本地總線(xiàn)和PCI總線(xiàn)的可靠通信。

DVB碼流輸入模塊
本文選用ASI接口。ASI信號由同軸電纜經(jīng)BNC接頭輸入，經(jīng)過(guò)互感(用PE65508芯片)轉換為PECL(正向發(fā)射極耦合邏輯)差分電平信號，再經(jīng)過(guò)耦合電路，到達CY7B933的差分線(xiàn)輸入端。 CY7B933是Cypress公司的一種用于點(diǎn)對點(diǎn)高速串行數據通信的接收芯片，它完成碼流輸入模塊的核心功能。它有三種工作模式，這里選用它的解碼模式對輸入信號進(jìn)行8B/10B解碼和串并轉換。最后輸出經(jīng)過(guò)字節對齊的8位并行TLL信號，輸出的信號包括 MPEG-2傳輸流和作為同步字使用的逗號字符(在8B/10B傳輸碼規則中定義為 K28.5專(zhuān)用字符)，其輸出速率恒定為27MBps。

圖１ 系統硬件框圖

核心控制模塊
核心控制模塊由FPGA控制電路和異步FIFO組成。主要完成對輸入ASI信號的緩存和對PCI總線(xiàn)信號的控制的功能。其中最主要的部分是FPGA控制電路?；谡麄€(gè)系統的性能的考慮，選擇Altera公司的EP1C12。這款芯片有12060個(gè)邏輯單元，52個(gè)RAM塊等資源，完全可以支持本設計的要求。

FPGA控制電路內部框圖如圖2所示，它是本設計的核心部分，對輸入的ASI信號保留有效的DVB傳輸流，發(fā)送到FIFO輸入端進(jìn)行緩存。并將FIFO緩存后輸出的數據用DMA傳輸方式通過(guò)PCI總線(xiàn)實(shí)現對PC內存的存取，同時(shí)利用FIFO的標志信號控制DMA傳輸過(guò)程。下面對FPGA控制電路的各模塊進(jìn)行介紹。

PCI_MT32功能模塊
本文在選擇PCI接口芯片時(shí)，選擇了Altera公司的PCI 編譯器軟件包，它可以參數化地生成用于PCI接口的IP核----MegaCore。這個(gè)可編譯和綜合的MegaCore有以下4種宏功能模塊：PCI_MT64、PCI_MT32、PCI_T64和PCI_T32。它們都可以完成總線(xiàn)協(xié)議的轉換，將復雜的、電氣和時(shí)序要求高的PCI總線(xiàn)邏輯轉換為易于操作的本地接口邏輯，遵循PCI總線(xiàn)協(xié)議2.2版，經(jīng)過(guò)嚴格的工業(yè)級驗證并支持多款優(yōu)化FPGA。其中，PCI_MT32是支持33/66MHz工作頻率、32位PCI總線(xiàn)、支持主/從模式的PCI IP功能模塊?？紤]到市場(chǎng)的需求，通常的PC主板都支持32位PCI，且在主模式下DMA控制器才能工作，因此選擇了PCI_MT32。 本地信號都以l (local)開(kāi)頭，其中以lt_開(kāi)頭的是從控信號，以lm_開(kāi)頭的是主控信號。

要使用PCI_MT32功能模塊就要了解其配置寄存器，配置寄存器中的基址寄存器最為重要，PCI_MT32共提供了6個(gè)基址寄存器，可以映射6個(gè)存儲器或I/O 空間。在操作系統啟動(dòng)前后，基址寄存器分別起到兩個(gè)作用。在操作系統啟動(dòng)前，基址寄存器存放定義的空間長(cháng)度。以使加電軟件以確定在系統中有多少存儲器以及系統中的 I/O 控制器要求多少地址空間，然后才可以把 I/O 控制器映射到合理的地址空間并引導系統。在操作系統啟動(dòng)后，基址寄存器又要起到存放基地址的作用，通過(guò)對要存取的基址寄存器用配置寫(xiě)操作寫(xiě)入基地址，再通過(guò)基地址加偏移量就可以訪(fǎng)問(wèn)想要存取的空間。

圖2 FPGA控制電路內部框圖

主控邏輯模塊
當PCI_MT32作為PCI總線(xiàn)主設備進(jìn)行主模式操作時(shí)，主控邏輯模塊對PCI_MT32本地側信號進(jìn)行控制以執行PCI主模式寫(xiě)事務(wù)，將FIFO的數據傳送給從設備。同時(shí)還為DMA引擎提供PCI總線(xiàn)所處的狀態(tài)，如總線(xiàn)是否處于數據階段，是否有從設備終止等。

模塊的主要設計思路：當PCI總線(xiàn)仲裁器允許PCI_MT32成為總線(xiàn)主設備時(shí)，PCI_MT32功能模塊在本地側輸出lm_adr_ackn信號，表明地址階段開(kāi)始，此時(shí)主控邏輯模塊應在l_adi線(xiàn)提供PCI地址，并在l_cbeni線(xiàn)提供PCI命令。在接下來(lái)的數據階段，如果本地側數據已準備好，就使lm_rdyn(本地側主設備準備好)信號有效，并在l_adi線(xiàn)提供數據，在l_cbeni線(xiàn)提供字節使能。如果從設備被選中且準備好，數據傳輸就開(kāi)始了。最后，通過(guò)通知PCI總線(xiàn)當前周期是本地側最后的數據階段，在完成這次數據傳輸后就進(jìn)入總線(xiàn)空閑狀態(tài)，PCI_MT32不再是總線(xiàn)主設備，一次數據傳輸也就結束了。

從控邏輯模塊
當PCI_MT32作為PCI總線(xiàn)從設備進(jìn)行目標事務(wù)操作時(shí)，從控邏輯模塊對PCI_MT32本地側信號進(jìn)行控制。PC通過(guò)讀本地側相應寄存器，了解當前狀態(tài)，通過(guò)對相應DMA寄存器的寫(xiě)操作，來(lái)啟動(dòng)DMA引擎。由于對寄存器的讀寫(xiě)只用到目標單周期事務(wù)，且大部分信號由主機控制，從控邏輯相對簡(jiǎn)單。主要是保證在要存取的目標地址命中，且frame信號有效時(shí)，trdyn(從設備準備好)信號有效。

圖3 DMA狀態(tài)機流程圖