變化中的SoC設計流程

身處市場(chǎng)領(lǐng)先地位的SoC(系統單芯片)設計團隊認為，“慣常的業(yè)務(wù)”已不復重現。強大的技術(shù)與商務(wù)力量(似乎獨立于EDA供應商的路線(xiàn)圖)都在將SoC設計方法重新塑造為新的形式，并與僅僅幾年前的最佳實(shí)踐有非常大的差異。對很多架構師、設計者和管理者來(lái)說(shuō)，這種變化會(huì )很痛苦。然而，糾結于過(guò)去就意味著(zhù)失敗。

　　這一變化有幾種促進(jìn)力量?，F實(shí)的財務(wù)與地理狀況已迫使對第三方IP(知識產(chǎn)權)的依賴(lài)性提高，并且削弱了從下游問(wèn)題到RTL(寄存器傳輸級)糾錯的反饋回路。復雜性已迫使以前下游的工作進(jìn)入到設計流的早期，尤其是激進(jìn)電源管理的設計產(chǎn)生的電源與時(shí)鐘網(wǎng)絡(luò )的復雜性。另外，先進(jìn)工藝的挑戰也同時(shí)影響到了前端和后端的工作。

　　推動(dòng)力

　　IP可能是解決方案的一部分，而不是問(wèn)題的一部分。從I/O控制器到CPU的一切IP重用，可能都對設計團隊起到了驅散和縮減作用。但IP的普遍使用改變了設計流的本質(zhì)。以前的流程包括：建立性能需求、將它們縮減至RTL、網(wǎng)表綜合，以及在單元中實(shí)現?，F在，設計流程變成了一組特定的復雜、日趨固定且不透明功能塊的裝配與強制封裝的過(guò)程。當設計者在整合或封裝中遇到問(wèn)題時(shí)，通常只有原始IP的開(kāi)發(fā)者才能提供幫助。

　　雖然IP重用有助于減少設計的規模，但無(wú)助于減少復雜性的其它方面。尤其是對電源管理來(lái)說(shuō)，時(shí)鐘門(mén)控是降低動(dòng)態(tài)功耗的一種強制性設計步驟，但它也將SoC的時(shí)鐘網(wǎng)絡(luò )搞得非常復雜，因此時(shí)鐘樹(shù)實(shí)際上成為了另外的信號網(wǎng)絡(luò )，需要作提取、時(shí)序、電源與信號完整性收斂。電壓島、電源門(mén)控，以及DVFS(動(dòng)態(tài)電壓/頻率縮放)正在進(jìn)入大多數設計團隊，它們的使用很可能使電源網(wǎng)格更加復雜化。

　　最后，工藝本身也在促進(jìn)著(zhù)變革。盡管工藝工程師與單元庫開(kāi)發(fā)者都在竭盡全力，但到65nm節點(diǎn)時(shí)，先進(jìn)工藝的復雜性已開(kāi)始穿過(guò)定制/單元的障礙，將其呈現在芯片設計者面前。Virage Logic公司技術(shù)營(yíng)銷(xiāo)總監Lisa Minwell認為：“我們存儲編譯器的設計者已不得不去處理工藝變動(dòng)、單元驅動(dòng)強度不足，以及日益復雜的DFM (可制造性設計)規則問(wèn)題。”采用基于單元流程的芯片設計者現在要面臨所有這些問(wèn)題。這些力量的結合，不僅使設計更為困難，而且還改變了設計所依從的方案。

　　艱難的開(kāi)始

　　Open-Silicon公司剛做了一個(gè)1億門(mén)的無(wú)線(xiàn)網(wǎng)絡(luò )SoC。該公司的設計采用了TSMC(臺積電公司)的65 nm CMOS工藝。Open-Silicon公司工程副總裁Taher Madraswala稱(chēng)：“設計的關(guān)鍵是先期的規劃。”Open-Silicon公司在芯片的物理設計方面與ASIC設計服務(wù)公司Brite Semiconductor公司合作，采用了來(lái)自一家無(wú)晶圓半導體供應商HiSilicon公司的需求與RTL。Madraswala說(shuō)，“這差不多是一個(gè)自頂向下的設計”，并指出時(shí)鐘布局對先期工作有明顯的推動(dòng)作用。

　　Open-Silicon的工作開(kāi)始于了解設計，完成風(fēng)險評估。他說(shuō):“這是一個(gè)非常巨大的內核，還有一些極長(cháng)的走線(xiàn)。因此，我們花了三天時(shí)間開(kāi)會(huì )以了解時(shí)鐘結構。”對塊的布放來(lái)說(shuō)，了解各個(gè)時(shí)鐘來(lái)源、使用者以及門(mén)控結構是必需的預備工作。如果團隊犯了錯誤，那時(shí)鐘的時(shí)序就幾乎沒(méi)有收斂的機會(huì )了。

　　Open-Silicon公司必須使用多個(gè)IP內核實(shí)例，它們基本上確定了管腳的位置，給塊的布放帶來(lái)了另一種約束。Madraswala解釋說(shuō)：“問(wèn)題在于可重復性。如果你改變了內核的定位方向，則關(guān)鍵走線(xiàn)的長(cháng)度就變了，得到的時(shí)序就不同了。”于是，該團隊對頂層信號、時(shí)鐘和I/O作了一次預先布線(xiàn)，然后將這個(gè)布線(xiàn)作為設計分區以及其后各塊布放的基礎。

　　Redpine Signals公司主席兼首席執行官Venkat Mattela說(shuō)：“現在，很難在系統級對一個(gè)設計作劃分。”他指出工程師必須在早期作電源規劃。Redpine公司的設計中有一個(gè)用于嵌入系統應用的極低功耗802.11n收發(fā)器，RTL中，模塊定義為獨立于芯片電源策略的實(shí)體。其后的模塊分區工作不僅產(chǎn)生了功能邊界，同時(shí)還有電壓島與時(shí)鐘域之間的邊界。因此，設計團隊可以在設計的開(kāi)始，將每個(gè)RTL塊中的電源意圖(Power intent)捕捉成為一個(gè)UPF(通用電源格式)文件。

　　在設計早期還要注意其它一些問(wèn)題。例如，Vitesse半導體公司最近開(kāi)發(fā)了一款24端口的交換So C，集成了銅線(xiàn)PHY(物理層)塊(圖1)。該公司的設計總監Mandeep Chadra稱(chēng)，在評估設計者可以做到多大集成度時(shí)，主要的工作都是看PHY塊的功耗，因為這些塊的功耗占總功耗的大部分。他說(shuō)：“在整個(gè)規劃過(guò)程中，電源一直是一個(gè)主要問(wèn)題，尤其是當我們的目標是一個(gè)打線(xiàn)封裝時(shí)。”封裝問(wèn)題決不能事后才定，而要進(jìn)入芯片規劃的早期決策。當不采用倒裝芯片的信號再分配層時(shí)，片芯上I/O的布局就要反映出芯片的管腳布局。在這些頻率上，芯片必然影響到將使用的電路板布局。因此，Chadra補充說(shuō)，一個(gè)交換機的物理布局會(huì )直接影響到公司的平面規劃。

　　圖1. Vitesse 7427包括一個(gè)24端口交換機和MIPS處理器，集成了PHY和MAC。