變化中的SoC設計流程

　　現在，你需要考慮物理設計階段了：布局、布線(xiàn)和設計收斂。在這個(gè)階段，IP重用的影響以及設計復雜性都開(kāi)始減弱，但無(wú)論如何也不會(huì )消失。而先進(jìn)工藝的挑戰為每個(gè)步驟都投下了更強的陰影。首先是好消息：設計經(jīng)理似乎認為工具已經(jīng)接管了很多不久前還要手工完成的新任務(wù)，實(shí)現了自動(dòng)化。Madraswala稱(chēng)Open-Silicon可以利用IC Compiler感知DFM的優(yōu)點(diǎn)，幫助準備那些工藝強制要求的復雜設計規則。Mattela稱(chēng)：“幾年前，一個(gè)電源管理設計在出帶前的一切工作都要手工完成?，F在，我們已經(jīng)有了很大改進(jìn)，尤其是在布線(xiàn)后的驗證方面。”

　　然而，變化的力量仍會(huì )帶來(lái)問(wèn)題。一個(gè)問(wèn)題很簡(jiǎn)單：新任務(wù)促生新工具，而新工具通常是有問(wèn)題的。Chadra稱(chēng)：“比方說(shuō)，有些point工具就不成熟。”工具的能力是一個(gè)更普遍的問(wèn)題。他解釋說(shuō)：“我們必須對設計作分區，用工具運行每個(gè)部分。所幸，大多數芯片都可劃分為非常自然的分段。最大的挑戰是讓交換通過(guò)布局布線(xiàn)。”

　　Madraswala也提到了布局布線(xiàn)能力。他說(shuō)：“當在IC Compiler中打開(kāi)DFM感知能力時(shí)，設計規模就受到了很大限制。我們被限制在大約40萬(wàn)個(gè)可放置實(shí)例，”這是要通過(guò)小針眼驅動(dòng)一個(gè)1億門(mén)設計。

　　能力并非布局布線(xiàn)工具的唯一問(wèn)題?，F代布線(xiàn)器都能感知時(shí)序，即它們不僅嘗試為每根線(xiàn)尋找最可能的路徑，還能讀取設計的時(shí)序約束，嘗試使所有網(wǎng)表的布放都滿(mǎn)足時(shí)序要求。這個(gè)過(guò)程要求工具能夠評估一個(gè)建議走線(xiàn)的延遲，也就是評估走線(xiàn)的電容。因此，現代布線(xiàn)工具要么調用簽核提取工具，但這可能慢到無(wú)法使用，要么擁有內置“快速而粗略”的提取評估器。不幸的是，即使在65 nm工藝節點(diǎn)上，對于那些不知道快速近似法的情況，寄生提取都是一項復雜的工作。Madraswala說(shuō)：“IC Compiler與現實(shí)之間有差異。”

　　Chadra的情況也好不了多少。他說(shuō)：“布線(xiàn)器的電容評估并不十分精確，”但未聲明指的是哪款布局布線(xiàn)工具。“我們的工具拐了不少大彎，不得不返回，重新布線(xiàn)。”

　　時(shí)序估計問(wèn)題也使EDA供應商進(jìn)入困境。如果布線(xiàn)器的快速電容評估不良，則物理系統設計者就會(huì )遇到提取、時(shí)序和重新布線(xiàn)等循環(huán)工作。如果布線(xiàn)器調用簽核提取與時(shí)序工具，則運行時(shí)間和能力都是問(wèn)題，因為這些工具必須應付所有精細尺度的效應，情況會(huì )變得更加復雜。

　　在這些芯片設計完成后，Cadence和Synopsys都宣布了第三種可能的方案：將初期布局與時(shí)序移入綜合工具，甚至是在設計流程的更早期。這樣，評估并不會(huì )改善，但工具設計者顯然是不希望綜合工具再去創(chuàng )建那些布線(xiàn)器會(huì )作出錯誤評估和錯誤布線(xiàn)的網(wǎng)表。

　　在布線(xiàn)器與設計規則中也存在著(zhù)類(lèi)似的問(wèn)題。如果布線(xiàn)器在工作時(shí)沒(méi)有遵循設計規則，則最終文件中就會(huì )出現很多違反規則情況。因此，布線(xiàn)器會(huì )從LEF(布局交換格式)文件中提取出設計規則，并在布線(xiàn)時(shí)檢查走線(xiàn)。這一過(guò)程對65nm節點(diǎn)的數字電路有滿(mǎn)意的工作效果。不過(guò)，Mentor Graphics公司的Madhani警告說(shuō)，LEF不能表述先進(jìn)工藝中的某些規則，如收縮(pinch)規則。于是Mentor現在讓自己的Olympus布線(xiàn)器動(dòng)態(tài)地調用Calibre用于DRC的簽核工具。同樣，這種方案也帶來(lái)了性能成本，但慢點(diǎn)總好于出錯。

　　還有意外情況，在經(jīng)過(guò)了所有前端工作后，電源域和第三方IP也會(huì )給后端設計帶來(lái)一些問(wèn)題。ASIC供應商Global Unichip公司營(yíng)銷(xiāo)總監Keh-Ching Huang說(shuō)：“多電源域會(huì )導致一種復雜的收斂。我們不得不使用大量的手工過(guò)程和腳本。”Huang稱(chēng)甚至IP的選擇也會(huì )影響收斂流。“例如，如果某個(gè)客戶(hù)使用了一個(gè)低速DDR接口，則IP塊一般為軟形式，我們必須對其作綜合。塊內將有時(shí)序收斂問(wèn)題。但如果客戶(hù)獲得的是一個(gè)高速DDR接口許可，則它的形式是硬IP，這樣整個(gè)收斂過(guò)程就完全不同了。如果有問(wèn)題，一般都是在封裝內。”總之，如果一個(gè)設計包含主要來(lái)自外部的IP，則其對設計收斂的影響仍是一個(gè)有待探討的問(wèn)題。

　　最后一點(diǎn)是新環(huán)境對模擬設計的影響。Vitesse為此項目重新設計了自己的銅PHY，修改了以前的設計以降低功耗。在過(guò)程中，模擬設計者遇到了一系列布局驅動(dòng)的效應，它們在65 nm工藝中是新出現的。Chadra稱(chēng)：“我們了解到，阱鄰近與耗盡布放都影響著(zhù)器件的性能。器件模型對這些效應的建立工作還算不錯，但我們仍然要做重復的布局提取，才能讓電路像我們需要的那樣工作。”

　　那么，整體上如何呢?顯然，今天的SoC設計需要更多的前期規劃，尤其要處理長(cháng)走線(xiàn)、時(shí)鐘和電源管理策略。預先的驗證規劃也很重要。設計團隊應懂得，很多東西都進(jìn)入了綜合工具。這個(gè)步驟不再是標準單元Verilog語(yǔ)句的一個(gè)簡(jiǎn)單替代。因此，設計團隊應做好計劃，盡量減少綜合工具的重復，尤其是當那些難處理的結構已到位時(shí)，如門(mén)控的時(shí)鐘樹(shù)和測試掃描鏈。同樣，設計團隊應知道，過(guò)分的電源管理會(huì )使驗證大大復雜化，這種考慮可能表明，選擇一種更漸進(jìn)的電源管理策略?xún)?yōu)于一種復雜的策略。

　　最后，物理設計與收斂正在變得更困難。選擇前端工具或開(kāi)發(fā)腳本，防止早期出現堵塞問(wèn)題。對布線(xiàn)與簽核工具之間的迭代作出規劃，因為它們可能互不認同。對基礎結構，流程可能與以往相同。但重點(diǎn)正在轉移。Madraswala說(shuō)：“本設計中大約60%的步驟都與過(guò)去一樣。約30%或40%是針對65 nm的，但正是這些步驟是大部分問(wèn)題的根源。”