基于RocketIO接口的高速互連應用研究與實(shí)現
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3 RocketIO接口的信號完整性設計
在實(shí)際應用中，參考時(shí)鐘、電源供電以及高速傳輸線(xiàn)路的設計與布局是影響數據傳輸效果的最重要因素。為了保證Rocket IO能可靠工作，在RocketIO接口設計過(guò)程中需要注意以下的問(wèn)題：
(1)電源供電。該系列FPGA器件中每個(gè)RocketIO高速串行收發(fā)器包括5類(lèi)電源引腳，分別為MGTAVCCPLL，MGTAVCC，MGTAVTTRX，MGTAVTT TX，MGTAVTTRXC，這些引腳對噪聲的影響都非常敏感，為了保證高速電路能夠可靠工作，RocketIO需要和周?chē)脑肼曉催M(jìn)行隔離。因此需要對RocketIO收發(fā)器進(jìn)行專(zhuān)門(mén)的供電，且每個(gè)供電引腳必須有獨立的LC濾波網(wǎng)絡(luò )，其連接關(guān)系如圖5所示。本文引用地址：http://dyxdggzs.com/article/149180.htm
(2)高速信號。RocketIO高速串行收發(fā)器采用高速差分信號線(xiàn)，由于所傳輸的差分信號頻率很高，高速差分對走線(xiàn)應當有最高的優(yōu)先級，兩根差分信號線(xiàn)必須在長(cháng)度上盡量匹配，長(cháng)度失配會(huì )產(chǎn)生共模噪聲和輻射，嚴重的失配會(huì )產(chǎn)生時(shí)鐘抖動(dòng)和不可預知的時(shí)序問(wèn)題，差分線(xiàn)必須盡量匹配，端接電阻50 Ω和75 Ω可選，50 Ω用于芯片和芯片之間互連，75 Ω用于芯片和電纜之間互連；高速差分線(xiàn)不要打孔，要布在電路板中同一層。
(3)參考時(shí)鐘。RocketIO不能使用經(jīng)過(guò)數字時(shí)鐘管理模塊(DCM)倍頻的參考時(shí)鐘，因為DCM倍頻會(huì )引入過(guò)大的時(shí)鐘抖動(dòng)，在RocketIO的高速數據傳輸條件下會(huì )引起不必要的錯誤。RocketIO的時(shí)鐘由差分時(shí)鐘輸入后，只經(jīng)過(guò)一級BUFG，將時(shí)鐘引入FPGA的全局時(shí)鐘樹(shù)，然后直接連入到RocketIO的參考時(shí)鐘引腳上。
4 測試驗證
在完成硬件設計后，可利用ChipScope Proh分析工具測試RocketIO的工作性能，通過(guò)內置在收發(fā)器內的誤碼率測試器，設置RocketIO為串行閉環(huán)方式，并運行軟件進(jìn)行測試即可得到實(shí)時(shí)的數據傳輸狀態(tài)。如圖6所示可觀(guān)察到鏈路上的傳輸特性，并可得誤碼率可達到10-12，符合設計指標要求。
5 結語(yǔ)
本文從Virtex5系列FPGA的RocketIO高速串行收發(fā)器入手，根據接口設計需要闡述了應用RapidIO協(xié)議和FC協(xié)議實(shí)現高速傳輸的設計思想及工作原理。并分析了高速傳輸在硬件設計過(guò)程需要注意的一些問(wèn)題，為高速接口設計的研究奠定了基礎，具有一定的科研價(jià)值和實(shí)踐意義。
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