Cadence推出Tempus時(shí)序簽收解決方案

　　為設計收斂和簽收提供前所未有的性能和容量

　　Tempus?時(shí)序簽收解決方案提供的性能比傳統的時(shí)序分析解決方案提升了一個(gè)數量級。

　　可擴展性，能夠對具有上億個(gè)實(shí)例的設計進(jìn)行全扁平化分析。

　　集成的簽收精度的時(shí)序收斂環(huán)境利用創(chuàng )新的考慮物理layout的ECO技術(shù)，可以使設計閉合提前數周時(shí)間。

　　為簡(jiǎn)化和加速復雜IC的開(kāi)發(fā)，Cadence 設計系統公司推出Tempus? 時(shí)序簽收解決方案。這是一款新的靜態(tài)時(shí)序分析與收斂工具，旨在幫助系統級芯片 (SoC) 開(kāi)發(fā)者加速時(shí)序收斂，將芯片設計快速轉化為可制造的產(chǎn)品。Tempus? 時(shí)序簽收解決方案代表了時(shí)序簽收工具的一種新方法，它不僅使客戶(hù)壓縮時(shí)序簽收收斂與分析的時(shí)間，實(shí)現更快流片(tape out)，同時(shí)又能減少不必要的對時(shí)序分析結果的悲觀(guān)，降低設計的面積和功耗。

　　“Cadence的使命就是幫客戶(hù)打造偉大和成功的產(chǎn)品，” Cadence公司總裁兼首席執行官陳立武表示。“在當今復雜的系統級芯片上，能及時(shí)實(shí)現設計收斂從而抓住上市時(shí)機是一項重大的挑戰。為了應對這項挑戰，我們與客戶(hù)及行業(yè)合作伙伴緊密合作，共同開(kāi)發(fā)出了Tempus?時(shí)序簽收解決方案。”

　　Tempus? 時(shí)序簽收解決方案中推出的新功能有：

　　市場(chǎng)上第一款大型分布式并行時(shí)序分析引擎，它可以擴展到使用多達數百個(gè)CPU。

　　并行架構使得Tempus? 時(shí)序簽收解決方案能分析含數億實(shí)例的設計，同時(shí)又不會(huì )降低準確性。

　　新的基于路徑式分析引擎，利用多核處理，可以減少對時(shí)序分析結果的悲觀(guān)。利用其性能上的優(yōu)勢，Tempus? 時(shí)序簽收解決方案對基于路徑式分析的使用可以比其他的解決方案更為廣泛。

　　多模多角 (MMMC) 分析和考慮物理layout的時(shí)序收斂，采用多線(xiàn)程和分布式并行時(shí)序分析。

　　Tempus? 時(shí)序簽收解決方案的先進(jìn)功能能夠處理包含了數億單元實(shí)例的設計，同時(shí)又不會(huì )降低準確性?？蛻?hù)初步使用結果顯示，Tempus? 時(shí)序簽收解決方案能在數天時(shí)間內即在一個(gè)設計上實(shí)現時(shí)序收斂，而傳統的流程在同一設計上可能要耗費數周的時(shí)間。

　　“目前，花費在時(shí)序收斂與簽收上的時(shí)間接近整個(gè)設計實(shí)現流程時(shí)間的40%。復雜設計對實(shí)現時(shí)序收斂提出了更高的要求，傳統的簽收流程卻沒(méi)有能跟上這種需求的步伐。”Cadence主管芯片實(shí)現部門(mén)芯片簽收與驗證業(yè)務(wù)的公司副總裁Anirudh Devgan表示，“Tempus? 時(shí)序簽收解決方案利用了多處理和ECO特性，比傳統流程更快達到簽收，是時(shí)序簽收工具在創(chuàng )新和性能方面取得的重大進(jìn)步。”

　　“我們很高興看到Cadence在靜態(tài)時(shí)序分析(STA)領(lǐng)域取得了新的進(jìn)展，” 德州儀器處理器開(kāi)發(fā)總監Sanjive Agarwala表示。“在我們轉向更先進(jìn)的制程節點(diǎn)后，時(shí)序收斂變得更加困難。所幸的是，Cadence迎難而上，提供了新的技術(shù)來(lái)解決這些復雜的設計收斂問(wèn)題。”

　　上市計劃

　　Tempus? 時(shí)序簽收解決方案預計在2013年第3季度上市。Cadence計劃在2013年6月3日-5日在德克薩斯州奧斯汀舉辦的設計自動(dòng)化大會(huì )DAC上演示這一工具的先進(jìn)功能。