追求多核/高頻寬三星/MTK啟動(dòng)3D IC布局

　　行動(dòng)處理器大廠(chǎng)正全力發(fā)展下世代三維晶片(3D IC)。隨著(zhù)四核心處理器大舉出籠，記憶體頻寬不敷使用的疑慮已逐漸浮現，因此聯(lián)發(fā)科、高通(Qualcomm)及三星(Samsung)皆已積極導入 3D IC技術(shù)，以提升應用處理器與Mobile DRAM間的輸入/輸出(I/O)頻寬，從而實(shí)現整合更多核心或矽智財(IP)的系統單晶片(SoC)設計。

　　工研院IEK系統IC與制程研究部研究員蔡金坤表示，行動(dòng)處理器邁向多核設計已勢在必行;國際晶片大廠(chǎng)高通、輝達(NVIDIA)及三星均早早推出四核心產(chǎn)品卡位，而聯(lián)發(fā)科亦在2012年底以Cortex-A7四核方案趕搭這股風(fēng)潮。此外，多家中國大陸晶片商更計劃于2013上半年加入戰局，甚至于 2014年進(jìn)一步發(fā)展六或八核心應用處理器，將晶片“核心”戰況拉高一個(gè)層級。

　　不過(guò)，蔡金坤分析，中央處理器(CPU)核心倍增后，由于本身加上繪圖處理器(GPU)、無(wú)線(xiàn)區域網(wǎng)路(Wi-Fi)晶片及感測器等資訊運算需求激增，將占用大量記憶體I/O頻寬;因此，包括高通、三星及聯(lián)發(fā)科已開(kāi)始部署3D IC方案，規畫(huà)運用新世代Wide I/O封裝技術(shù)標準堆疊處理器與記憶體，進(jìn)一步擴充資訊傳輸通道，以提升多核心晶片工作效率，并降低I/O功耗。

　　蔡金坤透露，三星具備邏輯IC與記憶體雙重技術(shù)，正著(zhù)手展開(kāi)3D IC設計，預期2014～2015年可望揭露較明確的技術(shù)進(jìn)展，以克服下一代八核心SoC頻寬不足，影響整體系統效能的問(wèn)題。該公司預計利用安謀國際 (ARM)的big.LITTLE架構，以20奈米(nm)以下制程整合各四顆Cortex-A15與Cortex-A7，讓處理器時(shí)脈大增至 2.5～3GHz水準;同時(shí)將行動(dòng)記憶體升級至LPDDR3規格，再透過(guò)3D封裝串連邏輯晶片，達到多通道12.8Gbit/s頻寬。

　　與此同時(shí)，聯(lián)發(fā)科也和工研院“n+2”晶片研發(fā)計劃緊密配合，布局處理器整合非揮發(fā)性記憶體(NVRAM)的3D IC設計方案。據悉，該計劃目標系打造超越現有四核心晶片下兩個(gè)世代的多核CPU加多核GPU處理器，以滿(mǎn)足行動(dòng)與運算設備融合的設計趨勢，并讓系統能順暢支援超高速聯(lián)網(wǎng)、擴增實(shí)境(AR)、全高畫(huà)質(zhì)(FHD)和3D顯示等創(chuàng )新功能。

　　事實(shí)上，超越四核心設計并非易事，尤其是記憶體頻寬不足問(wèn)題，將無(wú)法發(fā)揮預期的系統效能，除非能改善頻寬，否則貿然增加核心也只是徒增功耗。以蘋(píng)果 (Apple)最新的A5X及A6處理器為例，仍?xún)H止于雙核心設計，卻透過(guò)堆疊式封裝層疊(PoP)技術(shù)，將處理器與LPDDR2記憶體的I/O通道擴充至兩個(gè)，優(yōu)化系統資訊讀寫(xiě)效率，從而與大量搭載四核心處理器的Android機種比拼效能。