Cadence簽收解決方案為STMicroelectronics帶來(lái)上市優(yōu)勢

　　全球電子設計創(chuàng )新Cadence設計系統公司 (NASDAQ: CDNS)，日前宣布服務(wù)于廣泛電子應用領(lǐng)域的全球半導體領(lǐng)先企業(yè)STMicroelectronics，通過(guò)改用Cadence的簽收解決方案將一款28納米系統級芯片(SoC)的設計周期縮短了數周時(shí)間。與Cadence RTL-to-GDSII流程相呼應的是，ST應用Cadence簽收技術(shù)做出了質(zhì)量更好的設計，效率也得到極大提升，同時(shí)在高級SoC的流片方面加快了上市時(shí)間。

　　“Cadence簽收解決方案將我們的開(kāi)發(fā)周期縮短了幾個(gè)星期，”STMicroelectronics統一平臺部門(mén)研發(fā)主管Thierry Baucchon說(shuō)，“比如在24小時(shí)的時(shí)間內，我們能夠修復分散在設計中60多種模式邊際組合的數千個(gè)保持時(shí)間違例，包含2000多萬(wàn)個(gè)單元-使用之前的簽收技術(shù)，這要耗費我們幾個(gè)星期的時(shí)間才能做完。

　　ST將Cadence Encounter Timing System與Cadence QRC Extraction結合，搭配Encounter Digital Implementation(EDI)System，實(shí)現其快速流片的優(yōu)勢。

　　在28納米及以下工藝級別上，由于小型設備的差異越來(lái)越大，這也增加了工藝邊際情況的數量，要確保芯片可靠簽收變得更費時(shí)。Encounter時(shí)序系統獨一無(wú)二地為整個(gè)設計流程、工程變更單(ECOs)和最終簽收提供了全面的物理感知型、多模式、多邊際(MMMC)分析。ST表示，能夠了解時(shí)序優(yōu)化時(shí)的單元布置，以及能夠分配大量模式與邊際進(jìn)行分析，是改進(jìn)ECO質(zhì)量以及最終設計閉合周轉時(shí)間的關(guān)鍵。

　　“我們對于與ST這種技術(shù)創(chuàng )新者合作充滿(mǎn)激情，并致力于繼續提供最好、效率最高的技術(shù)工具以及流程，幫助他們完成工作，”Cadence硅實(shí)現部門(mén)高級副總裁Chi-Ping Hsu博士說(shuō)，“對于復雜的MMMC28納米設計與ECO，綜合的Cadence簽收解決方案能繼續以其獨特功能讓客戶(hù)滿(mǎn)意，幫助實(shí)現質(zhì)量卓越的晶片、更高的設計效率以及加快產(chǎn)品上市時(shí)間。”