CSR實(shí)現系統加速低功耗、混合信號芯片流片

　　全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司(NASDAQ: CDNS)宣布，緊湊型、多媒體及云領(lǐng)域的創(chuàng )新芯片及軟件解決方案的全球供應商CSR plc (LSE: CSR; NASDAQ: CSRE)使用Cadence Encounter Digital Implementation(EDI)系統、Cadence Incisive Enterprise Simulator(IES)以及Cadence Conformal Low Power(CLP)加速了一款復雜低功耗、混合信號芯片的流片。Cadence數字流程幫助CSR快速而高效地出帶一款40納米低功耗藍牙與Wi-Fi組合芯片，同時(shí)在功耗、面積與上市時(shí)間方面都有著(zhù)卓越的表現。

　　該多無(wú)線(xiàn)芯片包含多種模擬模塊、數百萬(wàn)門(mén)級用例、多電壓島及復雜的可開(kāi)關(guān)功率閾?；贑adence層級式通用功率格式(CPF)的全面功率意圖法讓CSR能夠在流程中精確把握和管理功率意圖。該EDI系統有助于減少功率閾串擾，并且讓多供應電壓的設計更加簡(jiǎn)單。其結果是大幅降低功耗，同時(shí)自動(dòng)優(yōu)化面積與性能。至于驗證，CSR采用IES進(jìn)行功率感知仿真，并用CLP進(jìn)行形式檢驗，以確認其功率架構相對于黃金CPF的正確實(shí)施。

　　此外，該EDI系統的時(shí)序與信號完整性工程變更單(ECO)流程有助于大幅加快簽收相關(guān)性修復周期，實(shí)現更快的時(shí)序收斂與信號完整性簽收。由此實(shí)現的效率提升可幫助CSR將其設計周期減少數周。

　　“最近另外的一次多無(wú)線(xiàn)芯片出帶中，Cadence EDI系統與低功耗設計法幫助我們有效實(shí)施與優(yōu)化設計協(xié)調集，與復雜數字驅動(dòng)型混合信號層級中的多供應電壓功率閾約束，”CSE首席技術(shù)官Steven D. Gray博士說(shuō)，“我們實(shí)現了大幅的功耗節省，并實(shí)現更快的時(shí)序與信號完整性簽收。由于此次出帶的成功，我們對于在所有移動(dòng)互聯(lián)與汽車(chē)設計中使用Cadence EDI System和CPF驅動(dòng)型低功耗流程非常有信心。”

　　Cadence Encounter RTL-to-GDSII流程幫助設計團隊在高級工藝節點(diǎn)上為當今最尖端的高性能、低功耗設計優(yōu)化功率、性能與面積。此綜合Cadence流程包含 Encounter RTL Compiler、EDI System與可靠的Cadence QRC Extraction和Encounter Timing System。EDI System內部包含的全新GigaOpt優(yōu)化引擎能靈活駕馭多個(gè)CPU的處理能力，比傳統優(yōu)化引擎更快做出高質(zhì)量的成果。此外，綜合的CCOpt技術(shù)將時(shí)鐘樹(shù)合成與邏輯/物理優(yōu)化進(jìn)行統一，實(shí)現大幅度的功率、性能與面積改良。

　　“消費電子產(chǎn)品的低功耗混合信號設計的需求量正在飆升。CSR設計團隊選擇Cadence是因為我們成熟而全面的低功耗解決方案能夠滿(mǎn)足復雜SoC設計最為迫切的需要，”Cadence硅實(shí)現部門(mén)研發(fā)部高級副總裁Chi-Ping Hsu說(shuō)，“Euncounter數字流程提供了可預測的設計閉合路徑，滿(mǎn)足并超越了CSR迫切的設計與快速上市要求。