首個(gè)DDR4 IP設計解決方案在28納米級芯片上獲驗證

 　　全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司(Cadence Design Systems, Inc.)日前宣布，Cadence DDR4 SDRAM PHY 和存儲控制器Design IP的首批產(chǎn)品在TSMC的28HPM和28HP技術(shù)工藝上通過(guò)硅驗證。

　　為了擴大在動(dòng)態(tài)隨機存取存儲器(DRAM)接口IP技術(shù)上的領(lǐng)先地位，Cadence在DDR4標準高級草案的基礎上，承擔并定制了多款28納米級晶片DDR PHY 和控制器的IP。DDR4標準建議稿預計在今年年底由固態(tài)技術(shù)協(xié)會(huì )(JEDEC)發(fā)布，與DDR3相比，新標準將為用戶(hù)帶來(lái)大幅度的性能提升。采用DDR4標準的DRAM設備的工作頻率有望提高50%，而存儲容量相對DDR3設備翻一番，DRAM傳輸一個(gè)字節的功耗降幅高達40%。

　　Objective Analysis公司分析師Jim Handy指出：“DDR4將是DRAM領(lǐng)域的下一個(gè)熱門(mén)，但它的信令處理很棘手。由于個(gè)人電腦對DDR4 DRAM的采用，這個(gè)標準將成為大容量存儲的領(lǐng)導者，使它具有不可忽視的價(jià)格優(yōu)勢。ASIC設計人員如果要利用這個(gè)價(jià)格優(yōu)勢，就需要更多的幫助，把可靠的接口用于他們的產(chǎn)品。”

　　Cadence硅驗證PHY系列包括超越DDR-2400草案規定的數據速率，滿(mǎn)足下一代電子運算、網(wǎng)絡(luò )、云計算構架以及家庭娛樂(lè )設備所需要的DDR4 PHY 的高速應用，同時(shí)與現行DDR3和DDR3L標準兼容。經(jīng)過(guò)TSMC 28HPM硅驗證的PHY，是一款低功耗全數字移動(dòng)PHY，其性能超過(guò)了DDR-1600和DDR-1866標準所要求的最大數據速率，也超過(guò)了低功耗LPDDR2標準的最大數據速率。該技術(shù)使得系統級芯片(SoC)設計人員在下一代移動(dòng)設計中部署高速低功耗存儲技術(shù)時(shí)充滿(mǎn)信心。

　　Cadence SoC實(shí)現部門(mén)產(chǎn)品營(yíng)銷(xiāo)總監Marc Greenberg表示：“我們非常興奮，成為第一個(gè)提供硅驗證DDR4存儲控制器和PHY IP的公司，這將使我們的用戶(hù)在他們的下一代SoC中降低風(fēng)險，并超越性能和功耗的需求。我們領(lǐng)先的Design IP方案廣泛的產(chǎn)品組合提供了先進(jìn)的功能和獨特的定制方法，使我們的用戶(hù)在縮短開(kāi)發(fā)周期的同時(shí)，可以提供高度差異化的產(chǎn)品。”