富士通選用Cadence簽收解決方案應用于最新參考設計流程

　　全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司(NASDAQ: CDNS)，日前宣布富士通半導體有限公司已經(jīng)采用Cadence Encounter Timing System(ETS)進(jìn)行時(shí)序簽收，此前富士通半導體集團公司旗下的富士通半導體和富士通VLSI有限公司的工程師們完成了一系列ASIC/ASSP和SoC設計的全面對比。使用Cadence的技術(shù)，富士通半導體表示99%的hold violation問(wèn)題可通過(guò)ECO流程在一個(gè)周期內解決。此外，對于setup time的影響可以忽略不計，比起其他供應商的簽收產(chǎn)品，還實(shí)現了更好的可布線(xiàn)性。Cadence ETS為設計流程、ECO和最終簽收提供了全面的物理感知的多模式、多邊際(MMMC)分析。

　　時(shí)序簽收收斂正在成為一個(gè)越來(lái)越重要的瓶頸，因為分析所需的模式和邊際種類(lèi)在增加，實(shí)現與簽收時(shí)序工具之間的時(shí)序結果也有偏差。此外，當今設計的復雜性要求能夠在ECO時(shí)完成物理感知型MMMC簽收，以實(shí)現快速時(shí)序收斂。為實(shí)現此目標，就需要物理和簽收設計工具之間的深度結合，以及軟件架構的全新方法。如今這都可以用Cadence ETS以不同方式完成。Encounter時(shí)序系統的物理感知時(shí)序ECO符合富士通的質(zhì)量標準，已經(jīng)被應用于其生產(chǎn)參考設計流程。

　　“在謹慎的研究之后，我們確定Cadence簽收技術(shù)是將我們的芯片付諸簽收的非常有效的途徑，”富士通半導體有限公司IP及技術(shù)開(kāi)發(fā)部SoC設計工程部門(mén)副總裁Akihiro Yoshitake說(shuō)，“多模式、多邊際時(shí)序分析和物理感知簽收時(shí)序優(yōu)化提供了在最終時(shí)序驗證階段修復剩余時(shí)序違例問(wèn)題的關(guān)鍵元素。我們認為包含這些功能的Cadence簽收解決方案將會(huì )進(jìn)一步提高我們設計流程的時(shí)序收斂效率。”

　　Cadence Encounter 時(shí)序系統和QRC Extraction是設計實(shí)現環(huán)境中的關(guān)鍵組成部分。他們之間的密切配合改進(jìn)了設計流程中的時(shí)序收斂，大大縮短了設計收斂所需的時(shí)間。傳統流程需要物理實(shí)現與簽收之間的連續、多步驟的迭代過(guò)程，而Cadence數字實(shí)現流程內置的簽收技術(shù)可以幫助富士通半導體減少因決定新單元擺放所導致的ECO往復次數，同時(shí)為其大型高性能設計優(yōu)化性能與面積。

　　“在最新的高級工藝節點(diǎn)上，全面的多模式、多邊際優(yōu)化設計與簽收ECO流程是保持設計進(jìn)度可控以及提供卓越芯片成品的必要條件，”Cadence硅實(shí)現部門(mén)高級副總裁Chi-Ping Hsu博士說(shuō)，“Encounter Timing System提供了當今獨一無(wú)二的功能，為我們的用戶(hù)提供了極大的競爭優(yōu)勢。我們很高興與富士通半導體那樣的領(lǐng)先企業(yè)緊密合作，幫助改進(jìn)成品芯片質(zhì)量和快速上市。”