Cadence Digital PHY Design IP被燦芯半導體所采用

　　全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司 (NASDAQ: CDNS)，日前宣布與燦芯半導體共同合作，將Cadence DDR Soft DLL PHY IP應用于中芯國際集成電路制造有限公司(SMIC)生產(chǎn)工藝的設計體系。燦芯半導體和Cadence將集成DDR PHY 與I/O并應用于中芯國際130納米、65納米、55納米和40納米工藝技術(shù)。燦芯半導體將流片系列測試芯片平臺，包含存儲器子系統IP，以此證明這種超低功耗、高性能解決方案是智能手機、平板電腦等移動(dòng)設備和其他消費電子產(chǎn)品的理想之選。

　　“Cadence和燦芯半導體共同合作將業(yè)界領(lǐng)先的存儲器IP應用于中芯國際產(chǎn)業(yè)鏈生態(tài)系統，使SoC設計師能夠輕松駕馭這種低功耗、高性能技術(shù)，”Cadence SoC實(shí)現部門(mén)研發(fā)部高級副總裁Martin Lund說(shuō)，“我們期待著(zhù)與燦芯半導體保持密切而長(cháng)久的合作關(guān)系，繼續開(kāi)發(fā)領(lǐng)先的存儲器解決方案，把當今移動(dòng)設備的性能與功能推向更高的水平。”

　　“我們很高興加強與Cadence的合作，為我們的ASIC產(chǎn)品提供廣泛的DDR PHY解決方案，”燦芯半導體總裁兼首席執行官職春星博士說(shuō)，“為了在現有先進(jìn)的中芯國際系列工藝上提供有競爭力的SoC產(chǎn)品，我們必須擁有一個(gè)小面積、配置靈活、支持DDR2、DDR3、LPDDR1、LPDDR2等多種標準的存儲器PHY解決方案。這種合作關(guān)系為燦芯半導體提供了把DDR PHY及相應功能完美應用于A(yíng)SIC產(chǎn)品的機會(huì )，并且為我們的客戶(hù)贏(yíng)得了極大的競爭優(yōu)勢。此外，這次合作不僅為客戶(hù)產(chǎn)品的迅速上市提供了便利，同時(shí)也降低了高級工藝節點(diǎn)的設計門(mén)檻。”

　　Cadence存儲器IP解決方案

　　Cadence 的DDR控制器和PHY獲得過(guò)400多項大獎。Cadence的所有存儲器IP都可以編程，與多種存儲器技術(shù)對接。低功耗模式、小面積與高性能都可以通過(guò)全數字DLL的應用而成為可能。內置的環(huán)回功能為全晶片描述提供了及時(shí)易測性，無(wú)需昂貴的ATE。Cadence DDR控制器，以及DDR PHY支持最新的DFI 3.1規格，可完美連接DDR控制器。