Cadence與TSMC在3D-IC設計基礎架構方面展開(kāi)合作

　　全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司(NASDAQ: CDNS) ，日前宣布其與TSMC在3D-IC設計基礎架構開(kāi)發(fā)方面的合作。

　　3D-IC需要不同芯片與硅載體的協(xié)同設計、分析與驗證。TSMC和Cadence的團隊來(lái)自不同的產(chǎn)品領(lǐng)域，共同合作設計并集成必要的功能支持這款新型設計，實(shí)現TSMC首個(gè)異質(zhì)CoWoS(Chip-on-Wafer-on-Substrate)媒介的測試芯片的流片。

　　Cadence 3D-IC技術(shù)可用于數字、定制設計與封裝環(huán)境之間的多芯片協(xié)同設計，在芯片和硅載體上采用硅通孔技術(shù)(TSV)，并支持微凸塊排列、布置、布線(xiàn)與可測性設計。它包含關(guān)鍵的3D-IC設計IP，比如Wide IO控制器與PHY以支持Wide IO存儲器。測試模塊是使用Cadence Encounter RTL-to-GDSII流程、Virtuoso定制/模擬流程以及Allegro系統級封裝解決方案生成。

　　“在2012年3D-IC正成為實(shí)用芯片設計的一種可靠選項，”Cadence戰略聯(lián)盟主管John Murphy說(shuō)，“10年來(lái)，Cadence一直在投資于SiP(系統級封裝)和3D-IC設計功能。如今我們終于可以與設計師們分享這些技術(shù)，將這種用途廣泛的技術(shù)投入市場(chǎng)。”

　　Cadence 3D-IC技術(shù)可幫助設計應用于TSMC最近剛推出的CoWoS工藝上的器件。CoWoS是一種綜合的工藝技術(shù)，將多個(gè)芯片綁定于單個(gè)設備中以降低功耗，提高系統性能并減小尺寸。

　　“電子設計的大進(jìn)化需要通過(guò)強力的合作才有可能實(shí)現，我們與Cadence在CoWoS設計方面的合作就是一個(gè)很好的例子，”TSMC設計基礎架構營(yíng)銷(xiāo)部高級主管Suk Lee說(shuō)，“對于3D-IC設計體系的完善，Cadence在設計技術(shù)及必要IP的開(kāi)發(fā)方面扮演著(zhù)重要的角色。”