干貨滿(mǎn)滿(mǎn)!芯片測試全攻略，一文帶你深入了解

為什么要進(jìn)行芯片測試?

芯片測試是一個(gè)比較大的問(wèn)題，直接貫穿整個(gè)芯片設計與量產(chǎn)的過(guò)程中。首先芯片fail可以是下面幾個(gè)方面：

1. 功能fail，某個(gè)功能點(diǎn)點(diǎn)沒(méi)有實(shí)現，這往往是設計上導致的，通常是在設計階段前仿真來(lái)對功能進(jìn)行驗證來(lái)保證，所以通常設計一塊芯片，仿真驗證會(huì )占用大約80%的時(shí)間。

2. 性能fail，某個(gè)性能指標要求沒(méi)有過(guò)關(guān)，比如2G的cpu只能跑到1.5G，數模轉換器在要求的轉換速度和帶寬的條件下有效位數enob要達到12位，卻只有10位，以及l(fā)na的noise figure指標不達標等等。這種問(wèn)題通常是由兩方面的問(wèn)題導致的，一個(gè)是前期在設計系統時(shí)就沒(méi)做足余量，一個(gè)就是物理實(shí)現版圖太爛。這類(lèi)問(wèn)題通常是用后仿真來(lái)進(jìn)行驗證的。

3. 生產(chǎn)導致的fail。這個(gè)問(wèn)題出現的原因就要提到單晶硅的生產(chǎn)了。學(xué)過(guò)半導體物理的都知道單晶硅是規整的面心立方結構，它有好幾個(gè)晶向，通常我們生長(cháng)單晶是是按照111晶向進(jìn)行提拉生長(cháng)。但是由于各種外界因素，比如溫度，提拉速度，以及量子力學(xué)的各種隨機性，導致生長(cháng)過(guò)程中會(huì )出現錯位，這個(gè)就稱(chēng)為缺陷。

缺陷產(chǎn)生還有一個(gè)原因就是離子注入導致的，即使退火也未能校正過(guò)來(lái)的非規整結構。這些存在于半導體中的問(wèn)題，會(huì )導致器件的失效，進(jìn)而影響整個(gè)芯片。所以為了在生產(chǎn)后能夠揪出失效或者半失效的芯片，就會(huì )在設計時(shí)加入專(zhuān)門(mén)的測試電路，比如模擬里面的testmux，數字里面的scan chain（測邏輯），mbist（測存儲），boundry scan（測io及binding），來(lái)保證交付到客戶(hù)手上的都是ok的芯片。而那些失效或半失效的產(chǎn)品要么廢棄，要么進(jìn)行閹割后以低端產(chǎn)品賣(mài)出。這些芯片fail要被檢測出來(lái)，就必須要進(jìn)行芯片測試了。

芯片測試在什么環(huán)節進(jìn)行?

DFT簡(jiǎn)而言之，DFT就是通過(guò)某種方法間接觀(guān)察內部信號的情況，例如scan chain之類(lèi)。然后通過(guò)特定的測試儀器來(lái)測試——這種儀器不是簡(jiǎn)單的示波器，它要能產(chǎn)生各種測試波形并檢測輸出，所以一套平臺大概要上百萬(wàn)。而且這些DFT比較適合于小芯片，大芯片像CPU之類(lèi)的還會(huì )使用內建自測試（built-in self test），讓芯片自己在上電后可以執行測試，這樣就大大減小了測試人員的工作量。DFT測試通過(guò)之后，就到正式的芯片測試環(huán)節了。

一般是從測試的對象上分為WAT、CP、FT三個(gè)階段，簡(jiǎn)單的說(shuō), 因為封裝也是有cost的, 為了盡可能的節約成本, 可能會(huì )在芯片封裝前, 先進(jìn)行一部分的測試, 以排除掉一些壞掉的芯片. 而為了保證出廠(chǎng)的芯片都是沒(méi)問(wèn)題的, final test也即FT測試是最后的一道****, 也是必須的環(huán)節。

WAT: Wafer Acceptance Test，是晶圓出廠(chǎng)前對testkey的測試。采用標準制程制作的晶圓，在芯片之間的劃片道上會(huì )放上預先一些特殊的用于專(zhuān)門(mén)測試的圖形叫testkey。這跟芯片本身的功能是沒(méi)有關(guān)系的，它的作用是Fab檢測其工藝上有無(wú)波動(dòng)。因為代工廠(chǎng)只負責他自己的工作是無(wú)誤的，芯片本身性能如何那是設計公司的事兒。只要晶圓的WAT測試是滿(mǎn)足規格的，晶圓廠(chǎng)基本上就沒(méi)有責任。如果有失效，那就是制造過(guò)程出現了問(wèn)題。

WAT的測試結果多用這樣的圖表示:

CP:Circuit Probe，是封裝前晶圓級別對芯片測試。這里就涉及到測試芯片的基本功能了。不同項目的失效，會(huì )分別以不同顏色表示出來(lái)。失效的項目反映的是芯片設計的問(wèn)題。

通過(guò)了這兩項后, 晶圓會(huì )被切割. 切割后的芯片按照之前的結果分類(lèi). 只有好的芯片會(huì )被送去封裝廠(chǎng)封裝. 封裝的地點(diǎn)一般就在晶圓廠(chǎng)附近, 這是因為未封裝的芯片無(wú)法長(cháng)距離運輸. 封裝的類(lèi)型看客戶(hù)的需要, 有的需要球形BGA, 有的需要針腳, 總之這一步很簡(jiǎn)單, 故障也較少. 由于封裝的成功率遠大于芯片的生產(chǎn)良品率, 因此封裝后不會(huì )測試.

FT:Final test，封裝完成后的測試，也是最接近實(shí)際使用情況的測試，會(huì )測到比CP更多的項目，處理器的不同頻率也是在這里分出來(lái)的。這里的失效反應封裝工藝上產(chǎn)生的問(wèn)題，比如芯片打線(xiàn)不好導致的開(kāi)短路。

FT是工廠(chǎng)的重點(diǎn)，需要大量的機械和自動(dòng)化設備。它的目的是把芯片嚴格分類(lèi)。以Intel的處理器來(lái)舉例，在FinalTest中可能出現這些現象：

1. 雖然通過(guò)了WAT，但是芯片仍然是壞的。

2. 封裝損壞。

3. 芯片部分損壞。比如CPU有2個(gè)核心損壞，或者GPU損壞，或者顯示接口損壞等。

4. 芯片是好的，沒(méi)有故障。

那這里的FinalTest該怎樣做?

以處理器舉例，FinalTest可以分成兩個(gè)步驟：

1. 自動(dòng)測試設備(ATE)

2. 系統級別測試(SLT)

ATE負責的項目非常之多，而且有很強的邏輯關(guān)聯(lián)性。測試必須按順序進(jìn)行，針對前列的測試結果，后列的測試項目可能會(huì )被跳過(guò)。這些項目的內容屬于公司機密，比如電源檢測，管腳DC檢測，測試邏輯(一般是JTAG)檢測，burn-in，物理連接PHY檢測，IP內部檢測(包括Scan，BIST，Function等)，IP的IO檢測(比如DDR，SATA，PLL，PCIE，Display等)，輔助功能檢測(比如熱力學(xué)特性，熔斷等)。SLT在邏輯上則簡(jiǎn)單一些，把芯片安裝到主板上，配置好內存，外設，啟動(dòng)一個(gè)操作系統，然后用軟件烤機測試，記錄結果并比較。另外還要檢測BIOS相關(guān)項等。

WAT與FT比較

WAT需要標注出測試未通過(guò)的裸片（die），只需要封裝測試通過(guò)的die。
FT是測試已經(jīng)封裝好的芯片（chip），不合格品檢出。WAT和FT很多項目是重復的，FT多一些功能性測試。WAT需要探針接觸測試點(diǎn)（pad）。測試的項目大體有：

1. 開(kāi)短路測試（Continuity Test）

2. 漏電流測試（Stress Current Test）

3. 數字引腳測試（輸入電流電壓、輸出電流電壓）

4. 交流測試（scan test）功能性測試

具體芯片測試項目流程如下

接到客戶(hù)的芯片資料，通常是正在開(kāi)發(fā)的芯片，資料嚴格保密，有時(shí)候芯片還在design階段就會(huì )開(kāi)始聯(lián)系合作的測試公司開(kāi)始準備測試項目，以縮短整個(gè)開(kāi)發(fā)周期；根據芯片資料設計測試方案（test plan），這個(gè)過(guò)程經(jīng)常會(huì )有芯片功能或者邏輯不明確的地方，所以需要與設計工程師反復溝通review。根據測試方案需要設計硬件接口電路板（DIB：Device Interface Board）。根據測試方案開(kāi)發(fā)軟件程序，如果項目巨大會(huì )分成多個(gè)module由多名工程師合作完成。3和4一般會(huì )同步進(jìn)行。第3和4步準備好后，就開(kāi)始在tester上進(jìn)行調試，一般是在測試公司的demo room進(jìn)行。Bin1后release到工廠(chǎng)開(kāi)始產(chǎn)線(xiàn)調試。以上各步驟偶爾會(huì )出現錯誤，就需要不斷調整返回到出現錯誤的地方更正。我經(jīng)歷的最嚴重的錯誤是發(fā)現芯片設計有問(wèn)題，項目推倒重來(lái)。final release

以上是WAP測試

以上是CP測試

以上是FT測試