一文講透先進(jìn)封裝Chiplet的優(yōu)缺點(diǎn)

一、核心結論1. 先進(jìn)制程受限，先進(jìn)封裝/Chiplet提升算力，必有取舍。在技術(shù)可獲得的前提下，提升芯片性能，先進(jìn)制程升級是首選，先進(jìn)封裝則錦上添花。2. 大功耗、高算力的場(chǎng)景，先進(jìn)封裝/Chiplet有應用價(jià)值。3. 我國先進(jìn)制程產(chǎn)能儲備極少，先進(jìn)封裝/Chiplet有助于彌補制程的稀缺性。先進(jìn)封裝/Chiplet可以釋放一部分先進(jìn)制程產(chǎn)能，使之用于更有急迫需求的場(chǎng)景。二、用面積和堆疊跨越摩爾定律限制芯片升級的兩個(gè)永恒主題：性能、體積/面積。芯片技術(shù)的發(fā)展，推動(dòng)著(zhù)芯片朝著(zhù)高性能和輕薄化兩個(gè)方向提升。而先進(jìn)制程和先進(jìn)封裝的進(jìn)步，均能夠使得芯片向著(zhù)高性能和輕薄化前進(jìn)。面對美國的技術(shù)封裝，華為難以在全球化的先進(jìn)制程中分一杯羹，手機、HPC等需要先進(jìn)制程的芯片供應受到嚴重阻礙，亟需另辟蹊徑。而先進(jìn)封裝/Chiplet等技術(shù)，能夠一定程度彌補先進(jìn)制程的缺失，用面積和堆疊換取算力和性能。先進(jìn)制程受限，先進(jìn)封裝/Chiplet提升算力，必有取舍三、何謂先進(jìn)封裝？先進(jìn)封裝是對應于先進(jìn)圓晶制程而衍生出來(lái)的概念，一般指將不同系統集成到同一封裝內以實(shí)現更高效系統效率的封裝技術(shù)。換言之，只要該封裝技術(shù)能夠實(shí)現芯片整體性能（包括傳輸速度、運算速度等）的提升，就可以視為是先進(jìn)封裝。傳統的封裝是將各個(gè)芯片單獨封裝好，再將這些單獨的封裝芯片裝配到PCB主板上構成完整的系統，芯片間的信息交換屬于PCB級的互連（interconnect），又稱(chēng)板級互連；或者將不同的芯片貼裝到同一個(gè)封裝基板Substrate上，再完成系統級的封裝，芯片間的通訊屬于Substrate級的互連。這兩種形式的封裝互連技術(shù)，芯片間的信息傳輸需要通過(guò)PCB或Substrate布線(xiàn)完成。理論上，芯片間的信息傳輸距離越長(cháng)，信息傳遞越慢，芯片組系統的性能就越低。因此，同一芯片水平下，PCB級互連的整體性能比Substrate級互連的性能弱。在摩爾定律失效之前，芯片系統性能的提升可以完全依賴(lài)于芯片本身制程提升（制程提升使得芯片集成晶體管數量提升）。但隨著(zhù)摩爾定律失效，芯片制程提升速度大大放緩，芯片系統性能的提升只能通過(guò)不斷優(yōu)化各個(gè)芯片間的信息傳輸效率，圓晶Wafer級封裝互連技術(shù)的價(jià)值凸顯。Wafer級的封裝互連技術(shù)，將不同的SoC集成在TSV（硅通孔技術(shù)：Through silicon via）內插板（interposer）上。Interposer本身材料為硅，與SoC的襯底硅片相同，通過(guò)TSV技術(shù)以及再布線(xiàn)（RDL）技術(shù)，實(shí)現不同SoC之間的信息交換。換言之，SoC之間的信息傳輸是通過(guò)Interposer完成。Interposer再布線(xiàn)采用圓晶光刻工藝，比PCB和Substrate布線(xiàn)更密集，線(xiàn)路距離更短，信息交換更快，因此可以實(shí)現芯片組整體性能的提升。圖XX示例為CoWoS封裝（Chip on Wafer on Substrate）,CPU/GPU die與Memory die通過(guò)interposer實(shí)現互連，信息直接通過(guò)interposer上的RDL布線(xiàn)傳輸，不經(jīng)過(guò)Substrate或PCB，信息交換快，系統效率高。從半導體制程進(jìn)入10nm以來(lái)，摩爾定律已經(jīng)失效，即芯片迭代不再滿(mǎn)足“集成電路芯片上所集成的晶體管數目，每隔18個(gè)月就翻一番；微處理器的性能每隔18個(gè)月提高一倍，而價(jià)格下降一倍”。在后摩爾定律時(shí)代，對于“more than moore”的延續，先進(jìn)封裝是業(yè)界公認的有效途徑。四、何謂Chiplet？Chiplet即小芯片之意，指在晶圓端將原本一顆“大”芯片（Die）拆解成幾個(gè)“小”芯片（Die），因單個(gè)拆解后的“小”芯片在功能上是不完整的，需通過(guò)封裝，重新將各個(gè)“小”芯片組合起來(lái)，功能上還原原來(lái)“大”芯片的功能。Chiplet可以將一顆大芯片拆解設計成幾顆與之有相同制程的小芯片，也可以將其拆解成設計成幾顆擁有不同制程的小芯片。Chiplet可以提升芯片制造的良率。對于晶圓制造工藝而言，芯片面積（Die size）越大，工藝的良率越低?？梢岳斫鉃?，每片wafer上都有一定概率的失效點(diǎn)，對于晶圓工藝來(lái)說(shuō)，在同等技術(shù)條件下難以降低失效點(diǎn)的數量，如果被制造的芯片，其面積較大，那么失效點(diǎn)落在單個(gè)芯片上的概率就越大，因而良率就越低。如果Chiplet的手段，將大芯片拆解分割成幾顆小芯片，單個(gè)芯片面積變小，失效點(diǎn)落在單個(gè)小芯片上的概率將大大降低。芯片面積Die size與良率成反比。五、先進(jìn)制程和先進(jìn)封裝，對芯片性能、輕薄化的提升，孰更顯著(zhù)？在提升芯片性能方面，先進(jìn)制程路線(xiàn)是通過(guò)縮小單個(gè)晶體管特征尺寸，在同等芯片面積(Die size)水平下，提升晶體管集成度（同等設計框架，芯片性能/算力與晶體管數目正相關(guān)）；而先進(jìn)封裝并不能改變單個(gè)晶體管尺寸，只能從系統效率提升的角度，一是讓CPU更靠近Memory，讓“算”更靠近“存”，提升每一次計算的算存效率。二是讓單個(gè)芯片封裝內集成更多的元件：信號傳輸速度排序，Wafer > IC substrate > PCB，元件在芯片內部的通訊效率比在板級上更高，從系統層面提升芯片性能。在芯片輕薄化方面，在不犧牲芯片整體性能的前提下，先進(jìn)制程能夠在算力和晶體管數目不變時(shí)，通過(guò)縮小單個(gè)晶體管特征尺寸，實(shí)現芯片面積(Die size)縮??；而先進(jìn)封裝，因為封裝對晶體管尺寸無(wú)微縮的能力，只能通過(guò)更精細的材料、更致密的結構來(lái)實(shí)現輕薄化。比如，手機AP處理器的封裝多采用FCCSP的封裝形式，其結構包括一個(gè)CSP載板，而Fanout（TSMC與APPLE公司合作，APPLE公司的A系列芯片多采用InFO技術(shù)封裝，即Fannout）封裝，取消了CSP載板（CSP載板約0.3 mm厚度），封裝后的芯片更輕薄，對整機（手機）結構空間余量有重要提升。在高性能和輕薄化兩個(gè)方向上，先進(jìn)制程可以做到兼顧，而先進(jìn)封裝則有取舍。比如，APPLE的A系列芯片，從A10升級到A11時(shí)，由16 nm工藝提升至10 nm工藝，芯片面積從125 mm2減小至88 mm2，而晶體管集成數則由33億顆增加至43億顆；A系列芯片從A13升級到A14時(shí)，晶圓工藝從7nm升級到5nm，芯片面積從98 mm2減小至88 mm2，而晶體管集成數則由85億顆增加至118億顆，做到了性能提升和輕薄化的兼顧。而先進(jìn)封裝，要做到芯片性能提升，因為封裝對晶體管尺寸微縮沒(méi)有效果，提升性能一是增加芯片內部各元件的協(xié)作效率，二是往一個(gè)系統中堆疊更多的元件（本質(zhì)上也是提升了系統內的晶體管數據），代價(jià)就是系統體積、面積更為龐大，即先進(jìn)封裝提升性能的代價(jià)是犧牲輕薄，實(shí)現輕薄的代價(jià)是犧牲性能的提升。在技術(shù)可獲得的前提下，提升芯片性能，先進(jìn)制程升級是首選，先進(jìn)封裝則錦上添花。通常我們可以見(jiàn)到的是，高性能、大算力的芯片，會(huì )考慮上先進(jìn)封裝（2.5D、CoWoS等），但這些大算力芯片往往也同時(shí)采用的先進(jìn)制程工藝，也就是說(shuō)，先進(jìn)封裝/Chiplet應用通常只出現在頂級的旗艦芯片的封裝方案選擇中，并不是一個(gè)普適性的大規模應用方案。比如寒武紀的7 nm AI訓練芯片思元290，從芯片宣傳圖片可以看出，其可能采用“1+4”架構，即1顆CPU/GPU搭配4顆HBM存儲的Chiplet封裝形式，該芯片也是寒武紀的旗艦芯片產(chǎn)品之一；華為海思昇騰910芯片，采用7 nm的先進(jìn)制程工藝，從宣傳圖可以看出，也是采用了多顆芯片堆疊的CoWoS結構，也系Chiplet的一種形式。這些芯片都是在擁有先進(jìn)制程的基礎上，為了進(jìn)一步提升芯片性能，而采用了CoWoS這些2.5D先進(jìn)封裝技術(shù)，說(shuō)明了先進(jìn)制程在工藝路線(xiàn)的選擇上是優(yōu)于先進(jìn)封裝的，先進(jìn)制程是升級芯片性能的首選，先進(jìn)封裝則是錦上添花。五. 大功耗、高算力的場(chǎng)景，先進(jìn)封裝/Chiplet有應用價(jià)值在先進(jìn)制程不可獲得的情況下，通過(guò)芯片堆疊（先進(jìn)封轉/Chiplet）和計算架構重構，以維持產(chǎn)品性能。以APPLE的A系列芯片參數為例，A12、A10、A7芯片分別采用7 nm、14/16 nm（Samsung 14 nm、TSMC 16 nm）、28 nm制程。A系列的手機AP芯片，通常芯片面積（Die Size）在約100 mm2大小。在這100 mm2大小的芯片上， A12、A10、A7芯片分別集成了約69億、33億、10億顆晶體管。下面，我們簡(jiǎn)單進(jìn)行算術(shù)換算，討論降制程如何維持芯片的算力。如果芯片工藝從7 nm降至14 nm，A12芯片上7nm工藝集成69億顆晶體管，如果用14 nm工藝以試圖達到接近的算力，首先要保證晶體管數目與A12芯片一致，即~70億顆，且在未考慮制程提升對單個(gè)晶體管性能有顯著(zhù)提升的背景下，14 nm工藝的芯片需要兩倍于7 nm工藝的面積，即~200 mm2；如果芯片工藝從7 nm降至28 nm，參考28 nm的A7芯片只集成了10億顆晶體管，如果要達到70億晶體管數目，則需要將芯片面積擴大至~700 mm2。芯片面積越大，工藝良率越低，在實(shí)際制造中得到的單顆芯片的制造成本就越高，因此，在先進(jìn)制程不可獲得的背景下，降制程而通過(guò)芯片堆疊的方式，的確可以一定程度減少算力劣勢，但是因為堆疊更多芯片，需要更大的IC載板、更多的Chiplet小芯片、更多的封裝材料，也導致因為制程落后帶來(lái)的功耗增大、體積/面積增加、成本的增加。因此，比如，通過(guò)14 nm的兩顆芯片堆疊，去達到同樣晶體管數目的7 nm芯片性能；通過(guò)多顆28 nm的芯片堆疊，去達到14 nm芯片性能。此種堆疊方案在HPC（服務(wù)器、AI推理）、****類(lèi)大芯片領(lǐng)域可能有適用價(jià)值，但對于消費電子領(lǐng)域如手機AP芯片和可穿戴芯片，在其應用場(chǎng)景對空間體積有嚴苛約束的條件下，芯片堆疊則較難施展。六. 我國先進(jìn)制程產(chǎn)能儲備極少，先進(jìn)封裝/Chiplet有助于彌補制程的稀缺性尖端科技全球化已死，大陸先進(jìn)制程的產(chǎn)能極為稀缺、緊缺。按不同晶圓尺寸統計，大陸6英寸晶圓產(chǎn)能已占全球近一半，而12英寸產(chǎn)能僅為全球約10%。按不同制程統計，大陸90 nm以上制程占全球約20%，20-90 nm制程占全球約10%，20 nm以下制程僅占全球約1%。大陸高端制程占比低，產(chǎn)業(yè)結構存在明顯短板，未來(lái)擴產(chǎn)空間大。高端制程擴產(chǎn)投入大，3 nm制程芯片每萬(wàn)片產(chǎn)能的投資約100億美元，遠高于28 nm制程芯片每萬(wàn)片約7億美元的投資。彌補大陸晶圓產(chǎn)業(yè)結構短板，需重點(diǎn)投資高端制程晶圓制造產(chǎn)能，既需要完成技術(shù)攻關(guān)，又需要大額投資支持，任重而道遠。七、結語(yǔ)
先進(jìn)封裝/Chiplet可以釋放一部分先進(jìn)制程產(chǎn)能，使之用于更有急迫需求的場(chǎng)景。從上文分析可見(jiàn)，通過(guò)降制程和芯片堆疊，在一些沒(méi)有功耗限制和體積空間限制、芯片成本不敏感的場(chǎng)景，能夠減少對先進(jìn)制程的依賴(lài)?？梢詫斚掠邢薜南冗M(jìn)制程產(chǎn)能，以更高的戰略視角，統一做好規劃，應用在更需要先進(jìn)工藝的應用需求中。

信息來(lái)源：SMT之家

  

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