3D DRAM，Chiplet芯片微縮化的“續命良藥”

來(lái)源：ASPENCORE

在邊緣計算領(lǐng)域里，對DRAM帶寬的要求遠高于容量，此時(shí)采用Chiplet方式集成3D DRAM存儲方案，就可以同時(shí)提供高帶寬和低功耗。

今年2月，在正式加入UCIe?(Universal Chiplet Interconnect Express?)產(chǎn)業(yè)聯(lián)盟之后，華邦電子隨即宣布其創(chuàng )新產(chǎn)品CUBE: 3D TSV DRAM和3DCaaS(3D CUBE as a Service)一站式服務(wù)平臺，將成為公司向客戶(hù)提供優(yōu)質(zhì)定制化內存的首選解決方案。

CUBE是Customized/Compact Ultra Bandwidth Elements，即“半定制化緊湊型超高帶寬DRAM”的簡(jiǎn)稱(chēng)。華邦電子次世代內存產(chǎn)品營(yíng)銷(xiāo)企劃經(jīng)理曾一峻在向《電子工程專(zhuān)輯》說(shuō)明CUBE核心價(jià)值時(shí)表示，新能源汽車(chē)、5G、可穿戴設備等領(lǐng)域的不斷發(fā)展，對芯片性能的需求越來(lái)越高，但如果采用諸如“直接在5nm SoC裸片上堆疊7nm SRAM裸片”的做法，會(huì )因為帶入太多TSV工藝架構而導致芯片成本暴漲。

于是，采用先進(jìn)封裝技術(shù)的Chiplet成為了芯片微縮化進(jìn)程的“續命良藥”?！斑@也是華邦解決方案的思路”，按照曾一峻的解釋?zhuān)谶吘売嬎泐I(lǐng)域，華邦將SoC裸片置上，DRAM裸片置下，省去了SoC中的TSV工藝(圖中虛線(xiàn)部分所示)，從而大幅降低了SoC裸片的尺寸與成本。與此同時(shí)，3D DRAM TSV工藝又可以將SoC信號引至外部，使它們成為同一顆芯片，進(jìn)一步縮減了封裝尺寸。

另一方面，考慮到現在的AI芯片都有著(zhù)很高的算力需求，SoC裸片置上也可以帶來(lái)更好的散熱效果。因此，華邦方面認為，按照這樣的方式進(jìn)行CUBE 3D DRAM 裸片堆疊可以帶來(lái)高帶寬、低功耗和優(yōu)秀的散熱表現，這也是華邦CUBE解決方案主要面向低功耗、高帶寬、中低容量?jì)却嫘枨髴玫闹饕颉?/p>

眾所周知，DRAM裸片中都會(huì )包含電容，華邦CUBE芯片也不例外。目前，先進(jìn)制程SoC芯片的核心電壓約為0.75V-1V，運行過(guò)程中電源產(chǎn)生的波動(dòng)會(huì )影響功耗和信號穩定性。但CUBE芯片所采用的硅電容(Si-Cap)卻可以有效降低電源波動(dòng)帶來(lái)的影響。

下圖是華邦當前硅電容規格和制程的進(jìn)展?？梢钥吹?，盡管電容縮小到了原來(lái)的一半，但是運行的經(jīng)時(shí)擊穿電壓(TDDB)卻被提高了1倍至1.5V(這也是目前大部分先進(jìn)制程芯片的核心電壓)，擊穿電壓也是目前先進(jìn)制程所需的5V，因此1500nF/(mm2)是完全符合目前先進(jìn)制程芯片的電容需求。而根據規劃，下半年還會(huì )有更優(yōu)規格的硅電容產(chǎn)品面世。

再來(lái)關(guān)注一下華邦DRAM堆疊和中介層(Interposer)架構的演進(jìn)。如圖所示，由于中介層也是華邦提供，因此客戶(hù)可以得到一個(gè)包括DRAM、中介層、硅電容在內的整體解決方案，這也是華邦加入UCIe后做出的貢獻之一。

另一個(gè)值得關(guān)注的優(yōu)勢來(lái)自功耗的降低。由于SoC裸片和DRAM裸片堆疊的時(shí)候，相比于傳統的引線(xiàn)鍵合(Wire Bonding)，微鍵合(Micro Bonding)工藝可以將1000微米的線(xiàn)長(cháng)縮短至40微米，僅有傳統長(cháng)度的2.5%，在未來(lái)的混合鍵合(Hybrid Bonding)封裝工藝下，線(xiàn)長(cháng)甚至可以縮短至1微米。這意味著(zhù)在芯片內部，信號所經(jīng)過(guò)的傳輸距離更短，功耗自然也得到相應的降低。此外，當采用混合鍵合工藝時(shí)，兩顆堆疊的芯片其實(shí)可以被看作同一顆芯片，因此內部傳輸信號和SIP表現會(huì )更優(yōu)秀。

與CUBE同時(shí)出現的還包括3D CaaS平臺，也就是 CUBE as a Service。這意味著(zhù)對于客戶(hù)來(lái)說(shuō)，華邦不僅僅提供3D TSV DRAM KGD內存芯片和針對多芯片設備優(yōu)化的2.5D/3D后段工藝(采用CoW/WoW)，還可獲取由華邦的平臺合作伙伴提供的技術(shù)咨詢(xún)服務(wù)，是一套完整且全面的CUBE產(chǎn)品支持，并享受Silicon-Cap、interposer等技術(shù)的附加服務(wù)。

ChatGPT的面世帶動(dòng)了AI應用領(lǐng)域的再次火熱，而CUBE就可以應用到AI-ISP架構中。

上圖中的灰色部分代表AI-ISP中的神經(jīng)網(wǎng)絡(luò )處理器(NPU)，如果AI-ISP要實(shí)現大算力，就需要很大的帶寬，或者是SPRAM加持。但目前來(lái)看，在A(yíng)I-ISP上使用SPRAM成本高昂，轉而使用LPDDR4則需要4-8顆，如果用到傳輸速度為4266Mhz的高速LPDDR4，還需要依賴(lài)7nm或12nm的先進(jìn)制程工藝。

相比之下，CUBE解決方案就可以允許客戶(hù)使用成熟制程(28nm/22nm)獲得類(lèi)似的高速帶寬。簡(jiǎn)單而言，CUBE芯片可以通過(guò)多個(gè)I/O(256或者512個(gè))結合28nm SoC提供500MHz運行頻率，以及最高256GB/s帶寬。據透露，華邦在未來(lái)可能會(huì )和客戶(hù)共同探討64GB/s帶寬的合作可能性，如果成功，I/O數量和裸片尺寸都將進(jìn)一步縮小。

在下面的應用場(chǎng)景中，CPU的高速運算需求對制程的要求從16nm、7nm、5nm到3nm，越來(lái)越高。但不難發(fā)現，盡管制程工藝越來(lái)越先進(jìn)，圖中紅色部分所代表的SRAM占比并沒(méi)有同比例縮小，因此當需要實(shí)現AI運算或者高速運算的情況下，就需要將L3緩存SRAM容量加大，即便采用堆疊方式達到幾百MB，也會(huì )導致高昂的成本。

華邦的做法是將L3緩存縮小，轉而使用L4緩存的CUBE解決方案。這并不意味著(zhù)CUBE解決方案的時(shí)鐘傳播延遲(Latency)等同于SRAM，而是可以作為L(cháng)4緩存。原因在于CUBE可以進(jìn)行定制化的設計，使得時(shí)鐘傳播延遲比一般的DRAM還要短。同時(shí)，考慮到AI模型在某些情況下需要外置一定容量的內存，例如在某些邊緣計算場(chǎng)景下會(huì )需要8-12GB LPDDR4/LPDDR5，因此在需要的情況下，也可以外掛高容量工作內存(Working Memory)。

“在邊緣計算領(lǐng)域里，對DRAM帶寬的要求遠高于容量，此時(shí)采用Chiplet方式集成類(lèi)似CUBE的存儲方案，就可以同時(shí)提供高帶寬和低功耗?！钡痪餐瑫r(shí)強調稱(chēng)，畢竟Chiplet芯片需要兼容多個(gè)接口協(xié)議才能避免造成信號偏差，因此，如何進(jìn)一步縮小3D DRAM的裸片尺寸，如何更好的實(shí)現不同芯粒間的互聯(lián)互通，是繞不開(kāi)的挑戰。

相對于市場(chǎng)上三大頭部?jì)却鎻S(chǎng)商而言，華邦主要專(zhuān)注于利基型內存，產(chǎn)品容量一般最大為8GB，其特點(diǎn)是不需要非常先進(jìn)的制程，并以KGD為主，便于與SoC進(jìn)行合封。

在KGD 1.0(SiP)中，DRAM Die厚度約為100-150微米，裸片至裸片(Die to Die)的I/O路徑為1000微米，目前這種性能的KGD信號完整性/電源完整性(SI/PI)是主流的，也是夠用的。華邦方面曾經(jīng)對LPDDR4的電源效率進(jìn)行過(guò)估算，其小于35pJ/Byte，帶寬方面X32 LPDDR4x每I/O為17GB/s。

當進(jìn)化到KGD 2.0(3D堆疊)后，得益于TSV的深寬比能力，DRAM Die厚度可以達到50微米的深度，未來(lái)，通過(guò)Hybrid Bonding工藝還可以實(shí)現1微米的距離。同時(shí)，信號完整性/電源完整性（SI/PI）性能更好，功耗更低，可以達到甚至低于LPDDR4的四分之一(為8pJ/Byte)，而帶寬可以實(shí)現16-256GB/s。

目前，華邦擁有兩座12寸晶圓廠(chǎng)，一座是位于臺中的Fab 6工廠(chǎng)，另一座是在高雄新建的第二座工廠(chǎng)，其產(chǎn)能為1萬(wàn)片/月左右，后續將逐漸提升至1.4萬(wàn)片-2萬(wàn)片/月。

從制程工藝角度來(lái)看，高雄工廠(chǎng)投產(chǎn)后，華邦會(huì )將一些先進(jìn)制程的DRAM產(chǎn)能轉移至高雄廠(chǎng)，臺中廠(chǎng)的中小容量DRAM制程會(huì )維持在65nm、46nm、38nm和25nm，且無(wú)意再向更小制程演進(jìn)，而是專(zhuān)注于成熟制程產(chǎn)品。高雄廠(chǎng)已經(jīng)量產(chǎn)的包括25nm 2GB和4GB兩種產(chǎn)品，20nm產(chǎn)品預計在今年年中進(jìn)入量產(chǎn)階段，并繼續向19nm制程演進(jìn)。

華邦電子大陸區產(chǎn)品營(yíng)銷(xiāo)處處長(cháng)朱迪再次強調了華邦對于DDR3的生產(chǎn)和支持。盡管他認為像三星這樣的大廠(chǎng)逐漸舍棄DDR3和中小容量DDR4是一個(gè)大概率的事件，但從實(shí)際使用情況來(lái)看，4Gb DDR3產(chǎn)品將有望繼續被廣泛采用至少到2027-2028年，尤其在工業(yè)和汽車(chē)領(lǐng)域需要長(cháng)期支持。而且，相同容量相同速度下，DDR3較DDR4更具成本效益(相同制程下，與DDR3相比，Die尺寸DDR4增加10%，LPDDR4增加18%)，DDR4將會(huì )持續向更高容量發(fā)展，并隨著(zhù)PC和服務(wù)器市場(chǎng)的需求遷移至DDR5。

根據規劃，DDR3仍將保持1Gb、2Gb、4Gb和8Gb四種容量，并計劃在2025年演進(jìn)至16nm；DDR4方面，當20nm制程就緒之后，高雄廠(chǎng)會(huì )在2024年初量產(chǎn)DDR4 DRAM芯片。

“利基型存儲市場(chǎng)大約只占整個(gè)存儲市場(chǎng)的10%，它的供需相對而言是比較平衡和穩定的。在當前終端客戶(hù)、代理商、以及原廠(chǎng)庫存都比較低的情況下，確實(shí)有可能會(huì )出現缺貨的情況，但對具體時(shí)間節點(diǎn)做出判斷為時(shí)尚早，需要做進(jìn)一步的觀(guān)察?！敝斓险f(shuō)。