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verilog hdl 文章 進(jìn)入verilog hdl技術(shù)社區
基于Verilog的SMBus總線(xiàn)控制器的設計與實(shí)現
- SMBus是一種高效的同步串行總線(xiàn)。通過(guò)分析SMBus總線(xiàn)協(xié)議，提出了一種運行于基于PCI-Express技術(shù)的橋接芯片上的SMBus控制器的設計方案，并且用Verilog語(yǔ)言描述，最后在A(yíng)ltera公司的FPGA上得以實(shí)現。通過(guò)仿真測試，證明該方法是穩定有效的。
- 關(guān)鍵字： SMBus總線(xiàn) Verilog 有限狀態(tài)機
基于FPGA實(shí)現CPCI數據通信
- 本文設計的系統采用PLX公司生產(chǎn)的CPCI協(xié)議轉換芯片PCI9054，通過(guò)Verilog HDL語(yǔ)言在FPGA中產(chǎn)生相應的控制信號，完成對數據的快速讀寫(xiě)，從而實(shí)現了與CPCI總線(xiàn)的高速數據通信。
- 關(guān)鍵字： CPCI協(xié)議轉換 Verilog FPGA
基于至簡(jiǎn)設計法實(shí)現的PWM調制verilog
- 一、 功能描述 脈沖寬度調制(pulse width modelation)簡(jiǎn)稱(chēng)PWM，利用微處理器的數字輸出來(lái)對模擬電路進(jìn)行控制的一種非常有效的技術(shù)，廣泛應用在從測量、通信到功率控制與變換的許多領(lǐng)域中脈沖寬度調制是利用微處理器的數字輸出來(lái)對模擬電路進(jìn)行控制的一種非常有效的技術(shù)，廣泛應用在從測量、通信到功率控制與變換的許多領(lǐng)域中?！ ≡诒菊碌膽弥锌梢哉J為PWM就是一種方波。如圖所示： PWM波形圖 上圖是一個(gè)周期為10ms，高電平為
- 關(guān)鍵字： PWM verilog
基于FPGA的自適應均衡器的研究與設計
- 摘要：近年來(lái)，自適應均衡技術(shù)在通信系統中的應用日益廣泛，利用自適應均衡技術(shù)在多徑環(huán)境中可以有效地提高數字接收機的性能。為了適應寬帶數字接收機的高速率特點(diǎn)，本文闡述了自適應均衡器的原理并對其進(jìn)行改進(jìn)。最
- 關(guān)鍵字： 自適應均衡器 寬帶數字接收機 FPGA Verilog HDL
基于FPGA的高速長(cháng)線(xiàn)陣CCD驅動(dòng)電路
- 高速長(cháng)線(xiàn)陣CCD(電荷耦合器)具有低功耗，小體積，高精度等優(yōu)勢，廣泛應用于航天退掃系統中的圖像數據采集。而CCD驅動(dòng)電路設計是CCD正常工作的關(guān)鍵問(wèn)題之一，CCD驅動(dòng)信號時(shí)序是一組相位要求嚴格的脈沖信號，只有時(shí)序信
- 關(guān)鍵字： CCD 線(xiàn)陣 FPGA verilog HDL
verilog hdl介紹
Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Discription Language），是一種以文本形式來(lái)描述數字系統硬件的結構和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。
Verilog HDL和VHDL是目前世界上最流行的兩種硬件描述語(yǔ)言，都是在20世紀80年代中期開(kāi)發(fā)出來(lái)的。前者由Gateway Design Aut [ 查看詳細 ]
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