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使用Verilog實(shí)現基于FPGA的SDRAM控制器(圖)
- 使用Verilog實(shí)現基于FPGA的SDRAM控制器(圖) 摘 要：介紹了SDRAM的特點(diǎn)和工作原理，提出了一種基于FPGA的SDRAM控制器的設計方法，使用該方法實(shí)現的控制器可非常方便地對SDRAM進(jìn)行控制。關(guān)鍵詞：SDRAM；控制器；Verilog；狀態(tài)機 引言---在基于FPGA的圖象采集顯示系統中，常常需要用到大容量、高速度的存儲器。而在各種隨機存儲器件中，SDRAM的價(jià)格低、體積小、速度快、容量大，是比較理想的器件。但SDRAM的控制邏輯比較復雜，對時(shí)序要
- 關(guān)鍵字： Verilog 存儲器
基于異步FIFO實(shí)現不同時(shí)鐘域間數據傳遞的設計
- 摘 要：數據流在不同時(shí)鐘域間的傳遞一直是集成電路芯片設計中的一個(gè)重點(diǎn)問(wèn)題。本文通過(guò)采用異步FIFO的方式給出了這個(gè)問(wèn)題的一種解決方法，并采用Verilog 硬件描述語(yǔ)言通過(guò)前仿真和邏輯綜合完成設計。 關(guān)鍵詞：異步FIFO；時(shí)鐘域；Verilog引言當今集成電路設計的主導思想之一就是設計同步化，即對所有時(shí)鐘控制器件(如觸發(fā)器、RAM等)都采用同一個(gè)時(shí)鐘來(lái)控制。但在實(shí)際的應用系統中，實(shí)現完全同步化的設計非常困難，很多情況下不可避免地要完成數據在不同時(shí)鐘域間的傳遞(如高速模塊
- 關(guān)鍵字： Verilog 時(shí)鐘域 異步FIFO
硬件描述語(yǔ)言HDL的現狀與發(fā)展
- 從數字系統設計的性質(zhì)出發(fā)，結合目前迅速發(fā)展的芯片系統，比較、研究各種硬件描述語(yǔ)言。
- 關(guān)鍵字： HDL 硬件描述語(yǔ)言 發(fā)展
verilog hdl介紹
Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Discription Language），是一種以文本形式來(lái)描述數字系統硬件的結構和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。
Verilog HDL和VHDL是目前世界上最流行的兩種硬件描述語(yǔ)言，都是在20世紀80年代中期開(kāi)發(fā)出來(lái)的。前者由Gateway Design Aut [ 查看詳細 ]
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