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全球首屈一指的RapidIO IP解決方案

  • RapidIO最早是由美國Mercury Computer systems公司(美國水星計算機系統公司www.mc.com)為它的計算密集型信號處理系統自行開(kāi)發(fā)的總線(xiàn)技術(shù)。RapidIO是一種分組交換結構,最初開(kāi)發(fā)它的目的是用來(lái)連接線(xiàn)路板上的
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高速串行總線(xiàn)技術(shù)發(fā)展與應用分析

  • 雖然在嵌入式系統中有許多連接元件的方法,但最主要的還是以太網(wǎng)、PCI Express和RapidIO這三種高速串行標準。所有這三種標準都使用相似的串行解串器(SerDes)技術(shù),它們提供的吞吐量和時(shí)延性能都要超過(guò)寬的并行總線(xiàn)
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串行 RapidIO: 高性能嵌入式互連技術(shù)

  • 摘要 串行RapidIO針對高性能嵌入式系統芯片間和板間互連而設計,它將是未來(lái)十幾年中嵌入式系統互連的最佳選擇。
    本文比較RapidIO和傳統互連技術(shù)的優(yōu)點(diǎn);介紹RapidIO協(xié)議架構,包格式,互連拓撲結構以及串行Rap
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基于FPGA實(shí)現DSP與RapidIO網(wǎng)絡(luò )互聯(lián)

  • 本文首先簡(jiǎn)單的介紹了總線(xiàn)的發(fā)展,從而引出一種新型的串行點(diǎn)對點(diǎn)交換結構RapidIO。DSP 在高性能處理系統中的重要性毋庸置疑,但是目前的很多DSP 并沒(méi)有RapidIO接口。本文提出了利用FPGA,將DSP 的總線(xiàn)橋接到一個(gè)RapidIO IP 上,從而實(shí)現了DSP與RapidIO 網(wǎng)絡(luò )的互聯(lián)。
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利用串行RapidIO實(shí)現FPGA協(xié)處理

  • 為了支持“三重播放”應用,人們對高速通信和超快速計算的需求日益增大,這向系統開(kāi)發(fā)師、算法開(kāi)發(fā)師和硬件工程師等人員提出了新的挑戰,要求他們將各種標準、組件和聯(lián)網(wǎng)設備融合成一個(gè)整體
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將MicroTCA導入無(wú)線(xiàn)基帶設計

  • MicroTCA正在成為嵌入信號處理應用,尤其是高性能的多處理器系統中日益普及的標準。這些標準采用了可滿(mǎn)足“運營(yíng)商級”電信設備需求的先進(jìn)中間卡(AdvancedMC),從而找到了進(jìn)入電信應用的途徑,如無(wú)線(xiàn)基帶處理。
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Altera 推出業(yè)界首款串行 RapidIO 2.1 IP 解決方案

  •   Altera 公司 (NASDAQ: ALTR) 今天宣布推出業(yè)界首款支持 RapidIO® 2.1 規范的知識產(chǎn)權 (IP) 內核。Altera 的串行 RapidIO IP 內核可支持多達四條通道,每條通道速率為 5.0 GBaud,從而滿(mǎn)足了無(wú)線(xiàn)市場(chǎng)日益增長(cháng)的帶寬和可靠性需求。該 IP 內核專(zhuān)門(mén)針對擁有多個(gè)嵌入式收發(fā)器的 Stratix® IV FPGA 而優(yōu)化,并得到了Quartus® II 軟件 v9.1 的支持。   RapidIO 2.1 規范在許多應用中均可實(shí)
  • 關(guān)鍵字: Altera  RapidIO  FPGA  Quartus  

首款串行 RapidIO 2.1 IP 解決方案(Altera)

  • Altera 公司 宣布推出業(yè)界首款支持 RapidIO® 2.1 規范的知識產(chǎn)權 (IP) 內核。Altera 的串行 RapidIO IP 內核可支持多達四條通道,每條通道速率為 5.0 GBaud,從而滿(mǎn)足了無(wú)線(xiàn)市場(chǎng)日益增長(cháng)的帶寬和可靠性需求。該
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基于串行RapidIo協(xié)議的無(wú)線(xiàn)通信基帶處理系統架構

  • 引 言
    在現代社會(huì )里,無(wú)線(xiàn)通信在很多領(lǐng)域扮演著(zhù)重要的角色。為滿(mǎn)足人們日趨多樣化的通信需求,無(wú)線(xiàn)通信技術(shù)不斷地進(jìn)行著(zhù)革新,以便得到更高的數據傳輸和處理能力。
    然而,隨著(zhù)超3G,4G通信技術(shù)的演進(jìn),單
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用串行RapidIO交換處理高速電路板設計的信號完整性

  • 信號完整性(SI)問(wèn)題正成為數字硬件設計人員越來(lái)越關(guān)注的問(wèn)題。由于無(wú)線(xiàn)基站、無(wú)線(xiàn)網(wǎng)絡(luò )控制器、有線(xiàn)網(wǎng)絡(luò )基礎架構及軍用航空電子系統中數據速率帶寬增加,電路板的設計變得日益復雜。

    目前,芯片間高速串行鏈接已經(jīng)獲得廣泛應用,以提高整體吞吐性能。處理器、FPGA及數字信號處理器可相互傳輸大量數據。此外,該數據可能必須從電路板發(fā)出,通過(guò)背板傳輸至交換卡,而交換卡可將數據發(fā)送至機箱內的其他卡或“系統”內的其他地方。支持RapidIO的交換可實(shí)現這些不同組件之間的互連,并廣泛用于滿(mǎn)足這些應用的實(shí)時(shí)
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IDT拓展高性能串行RapidIO中央包交換器系列

  •   致力于豐富數字媒體體驗、提供領(lǐng)先的混合信號半導體解決方案供應商IDT? 公司(Integrated Device Technology, Inc.; NASDAQ: IDTI)宣布,其中央包交換器(central packet switch,CPS)系列又添新成員。新器件可提供多達十個(gè) 10G 連接的 4x 端口,為 IDT 客戶(hù)提供了更高的帶寬、生產(chǎn)效率和性能。得到的吞吐量增加可為高帶寬密集應用提供系統優(yōu)勢,其范圍從 3.5G 和 4G 無(wú)線(xiàn)基礎設施到下一代企業(yè)存儲、成像應用及其他應用。此外
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Rapid IO---成就高速互連之美

  • 電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場(chǎng)中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò )家園
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利用串行 RapidIO 連接功能增強DSP協(xié)處理能力

  •   目前,對高速通信與超快計算的需求正與日俱增。有線(xiàn)和無(wú)線(xiàn)通信標準的應用隨處可見(jiàn),數據處理架構每天都在擴展。較為普遍的有線(xiàn)通信方式是以太網(wǎng)(LAN、WAN 和 MAN 網(wǎng)絡(luò ))。手機通信是最為常見(jiàn)的無(wú)線(xiàn)通信方式,由應用了 DSP 的架構實(shí)現。電話(huà)作為語(yǔ)音連接的主要工具,目前正在不斷滿(mǎn)足日益增強的語(yǔ)音、視頻和數據要求。   系統設計人員在創(chuàng )建架構時(shí)不僅需考慮三網(wǎng)合一模式這一高端需求,還需滿(mǎn)足以下要求:高性能;低延遲;較低的系統成本(包括 NRE);可擴展、可延伸架構;集成現成 (OTS) 組件;分布式處理;
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騰華推出可授出許可證的RapidIO端點(diǎn)IP

  •   騰華半導體公司正在開(kāi)發(fā)可授出許可證的 RapidIO? 端點(diǎn) IP。RapidIO 提供高性能、以信息包為導向的互連協(xié)議,騰華的 RapidIO IP 能讓設計人員降低風(fēng)險及加速產(chǎn)品上市時(shí)間。   此產(chǎn)品的推出標志著(zhù)騰華在業(yè)內的又一個(gè)第一,騰華領(lǐng)導地位得到進(jìn)一步加強。騰華于 2005在業(yè)內率先推出串行 RapidIO 交換機,隨后于2006 年在全球率先成立 RapidIO 
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騰華實(shí)現可升級串行RapidIO交換機與德州儀器新款高性能DSP的互操作性

  • 系統互連領(lǐng)域的領(lǐng)導廠(chǎng)商騰華半導體公司日前宣布,騰華 Tsi578? 串行 RapidIO交換機實(shí)現與德州儀器(Texas Instruments) 新近推出的 TMS320TCI6487 及 TMS320TCI6488 無(wú)線(xiàn)基礎設施優(yōu)化 DSP 的互操作性。 使用騰華Tsi578 串行 RapidIO 開(kāi)發(fā)平臺,騰華及德州儀器最近完成互操作性測試。測試成功證明,騰華具有多播功能的第三代串行 RapidIO 交換機及德州儀器3 核、3GHz DSP 可用于開(kāi)發(fā)集合串行 RapidIO 交換的 DSP 群集
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rapidio介紹

RapidIO是由Motorola和Mercury等公司率先倡導的一種高性能、 低引腳數、 基于數據包交換的互連體系結構,是為滿(mǎn)足和未來(lái)高性能嵌入式系統需求而設計的一種開(kāi)放式互連技術(shù)標準。RapidIO主要應用于嵌入式系統內部互連,支持芯片到芯片、板到板間的通訊,可作為嵌入式設備的背板(Backplane)連接。 RapidIO協(xié)議由邏輯層、傳輸層和物理層構成。邏輯層 [ 查看詳細 ]

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