首款串行 RapidIO 2.1 IP 解決方案(Altera)

Altera 公司 宣布推出業(yè)界首款支持 RapidIO® 2.1 規范的知識產(chǎn)權 (IP) 內核。Altera 的串行 RapidIO IP 內核可支持多達四條通道，每條通道速率為 5.0 GBaud，從而滿(mǎn)足了無(wú)線(xiàn)市場(chǎng)日益增長(cháng)的帶寬和可靠性需求。該 IP 內核專(zhuān)門(mén)針對擁有多個(gè)嵌入式收發(fā)器的 Stratix® IV FPGA 而優(yōu)化，并得到了QuartusII 軟件 v9.1 的支持。

RapidIO 2.1 規范在許多應用中均可實(shí)現高達 20 GBaud 速率的高性能，其中包括新一代無(wú)線(xiàn)基站、高性能系統和 DSP 陣列 (farm)。RapidIO 2.1規范支持基于 Altera 全套串行 RapidIO 解決方案，其包括一個(gè)后向兼容 RapidIO 1.3 規范的終端 IP 內核、參考設計、應用手冊、測試平臺，以及一些領(lǐng)先的數字信號處理器和開(kāi)關(guān)廠(chǎng)商的互操作性報告。該串行 RapidIO IP 內核已獲得 RapidIO 商會(huì )總線(xiàn)功能模型的質(zhì)量認可，同時(shí)還獲得了 Altera 40-nm Stratix IV GX 及 Stratix IV GT FPGA 和 HardCopy® IV GX ASIC 的支持。

Altera 器件產(chǎn)品市場(chǎng)高級總監 Luanne Schirrmeister 說(shuō)：“我們的許多無(wú)線(xiàn)客戶(hù)極為重視系統帶寬和可靠性，對他們而言，串行 RapidIO 是一種頗受歡迎的接口。將業(yè)界首款支持 2.1 規范的串行 RapidIO IP 內核與 Altera 業(yè)界領(lǐng)先的 FPGA 以及收發(fā)器技術(shù)相結合，讓我們能夠從容地滿(mǎn)足客戶(hù)最為重視的系統要求，其中包括性能、可靠性和可擴展性?！?/p>

價(jià)格和供貨信息
串行 RapidIO IP 解決方案是 Altera MegaCore® IP 庫的一部分，下載并安裝Quartus II 軟件 v9.1 后即可用于評估。