用串行RapidIO交換處理高速電路板設計的信號完整性

信號完整性(SI)問(wèn)題正成為數字硬件設計人員越來(lái)越關(guān)注的問(wèn)題。由于無(wú)線(xiàn)基站、無(wú)線(xiàn)網(wǎng)絡(luò )控制器、有線(xiàn)網(wǎng)絡(luò )基礎架構及軍用航空電子系統中數據速率帶寬增加，電路板的設計變得日益復雜。

目前，芯片間高速串行鏈接已經(jīng)獲得廣泛應用，以提高整體吞吐性能。處理器、FPGA及數字信號處理器可相互傳輸大量數據。此外，該數據可能必須從電路板發(fā)出，通過(guò)背板傳輸至交換卡，而交換卡可將數據發(fā)送至機箱內的其他卡或“系統”內的其他地方。支持RapidIO的交換可實(shí)現這些不同組件之間的互連，并廣泛用于滿(mǎn)足這些應用的實(shí)時(shí)帶寬需求。

本文主要探討涉及高速接口設計(RapidIO交換的主要功能支持這些高速接口設計)的信號完整性難題以及其他相關(guān)事項，優(yōu)化RapidIO交換的功能旨在實(shí)現高速設計中較高的信號完整性。

高速接口設計難題

信號質(zhì)量對于系統的各個(gè)方面均非常重要。對于串行RapidIO而言，信號質(zhì)量通過(guò)接收眼圖的大小進(jìn)行量化。接收眼圖是一個(gè)無(wú)限延續的軌跡，其中，波形會(huì )隨上一個(gè)軌跡不斷重復(如圖 1 所示)。眼圖開(kāi)得越大，信號質(zhì)量就越好。

信號質(zhì)量可能受多方面的影響：信號通道中出現噪聲或其他雜亂信號、信號通道布線(xiàn)差、外部源的傳導或輻射、系統本身產(chǎn)生的噪聲。上述所有因素結合在一起會(huì )導致接收眼圖縮小。除電路板級問(wèn)題外，信號完整性亦可能受到連接的源(傳輸端)及目的地(接收端)的影響。因此，應在整體系統級的信號完整性中考慮源及目的地的IC特點(diǎn)。

電路板級設計的考慮因素

就電路板設計而言，應考慮的常見(jiàn)因素包括：

1． 電路板的電源輸入、本地調節器的輸出及分配

2． 時(shí)鐘生成及分配

3． 退耦

4． PCB基礎材料

5． 芯片間連接

6． 電路板間連接及背板連接

7． 電路板層疊及阻抗控制

8． 機架間連接器、電纜及接頭

圖 1：典型高速信號眼圖。

工作頻率高于300MHz時(shí)，適用于較低頻率電路板設計的大部分設計最佳慣例均需修改。必須考慮當波長(cháng)與電路板尺寸可比時(shí)出現的因素。這不僅適用于基本頻率的波長(cháng)，也適用于構成完整波形的傅立葉(頻域)分量。

FR4材料仍可成功用作電路板的基礎材料，但在較高頻率下，不僅需要考慮材料的介電常數，還需要考慮損耗系數。過(guò)孔的設計也變得非常重要，因為未使用的管長(cháng)部分(在較低頻率下其影響可以忽略)的阻抗會(huì )與較厚電路板及背板的阻抗不匹配。最好完成設計后仿真，以引起對信號完整性不太理想的布線(xiàn)的注意，并指出串擾區域。

電路板上信號完整性方面的特定難題是由于高速處理器總線(xiàn)及高速內存接口的存在、時(shí)鐘生成及時(shí)鐘噪音以及各種電路板噪音源而引起，通常包括：?jiǎn)味瞬⒙?lián)總線(xiàn)、電源分配、阻抗匹配、接地彈跳、串音及時(shí)鐘生成。

串行RapidIO交換機

串行RapidIO互連可用于處理以上所討論的一些信號完整性難題。RapidIO是芯片間、電路板間及機箱間互連的一個(gè)成熟、開(kāi)放標準，由嵌入式計算領(lǐng)域領(lǐng)導廠(chǎng)商設計，可滿(mǎn)足在無(wú)線(xiàn)基礎架構、網(wǎng)絡(luò )、存儲、科學(xué)、軍事及工業(yè)類(lèi)市場(chǎng)中設備對可靠性、成本效益、性能及可擴展性的要求。

RapidIO是一個(gè)專(zhuān)為滿(mǎn)足當前及未來(lái)嵌入式應用需求而設計的點(diǎn)到點(diǎn)數據包交換互連協(xié)議。RapidIO物理層1x/4x鏈接串行規范可滿(mǎn)足使用電子串行連接的設備的物理層媒介要求。該規范定義了使用單向差分信號的設備之間的全雙工串行物理層接口(鏈接)。此外，對于需要更高鏈接性能的應用，它還允許將四個(gè)串行鏈接組合在一起。它還定義了用于鏈接管理及通過(guò)鏈接傳輸數據包的協(xié)議。

RapidIO系統的架構由端點(diǎn)元件及連接端點(diǎn)的交換結構組成。設想端點(diǎn)作為郵件系統中的出發(fā)點(diǎn)，交換機作為截取包裹并將包裹發(fā)送至目的地的郵局。RapidIO互連架構根據規范被劃分為層狀架構，包括邏輯層、公共傳輸層及物理層。RapidIO協(xié)議的物理層由芯片串行器－解串器(SerDes)處理。SerDes的特性對硬件設計人員在設計電路板時(shí)所面臨的信號完整性問(wèn)題有一定的影響。交換機設計的許多其他方面也將影響信號完整性。

RapidIO 交換的特性簡(jiǎn)化電路板設計并實(shí)現較高的信號完整性

時(shí)鐘生成

就啟動(dòng)器而言，sRIO交換機必須具有實(shí)現低抖動(dòng)的無(wú)噪時(shí)鐘信號。低抖動(dòng)信號基本上具備低相位噪音的特性。若增加輸入時(shí)鐘信號以實(shí)現較高頻率的輸出信號，則必須優(yōu)化芯片電路，以產(chǎn)生最小的相位噪音。Tundra的Tsi57x串行RapdIO交換機通過(guò)采用集成低噪音放大PLL的125MHz及155MHz時(shí)鐘產(chǎn)生高達3.125Ghz的輸出信號。許多產(chǎn)品采用獨立電路實(shí)現上述功能，因而無(wú)法像Tundra交換芯片一樣實(shí)現低抖動(dòng)。輸出信號的清晰度也不如使用Tundra交換芯片時(shí)，使得電路板設計難以容忍上文論述的其他板級信號完整性問(wèn)題。

可編程傳輸預加重及接收器均衡

在高速電路板設計中，由于信號經(jīng)過(guò)電路板由芯片傳輸至芯片或通過(guò)背板傳輸，因而需要考慮信號的衰減。簡(jiǎn)而言之，實(shí)際信號在到達端點(diǎn)時(shí)強度會(huì )減小，并可能出現相移。通常，在所有媒介中，高頻率諧波較低頻率諧波衰減的比例更大。僅增強整體信號并不夠，因為它會(huì )擴大噪音層，并且沒(méi)有解決相移問(wèn)題。串行RapidIO交換及端點(diǎn)(像GbE及10GbE等所有其他高速設計一樣)利用技術(shù)避免該問(wèn)題并保持原始信號的完整性。

若要了解傳輸預加重及接收器均衡的影響，可以回顧眼圖，其目標是實(shí)現“開(kāi)眼”。若未運用這些技術(shù)，眼圖會(huì )開(kāi)始“閉合”。

傳輸預加重技術(shù)可將高頻加入傳輸信號，以解決信號衰減及端點(diǎn)間相移的問(wèn)題。因此，與簡(jiǎn)單地放大所有頻率(該方法亦會(huì )增加交換芯片的整體功耗)不同，傳輸預加重可通過(guò)傳輸功能有效增強輸出波形，增加輸出波形的高頻量，而同時(shí)使用虛擬組件對其進(jìn)行相移，解決因傳輸媒介引致的相移。該方法對于保持信號的完整性及保持眼圖相當有效。圖2說(shuō)明利用傳輸預加重的影響。

圖2：傳輸預加重對眼圖的影響。

盡管傳輸預加重通常在許多高速I(mǎi)C中應用，以?xún)?yōu)化整體系統級的信號完整性，但“傳輸端”的傳輸預加重應與“接收端”的接收器均衡一并使用。接收器均衡運用增強器傳輸功能，補償因電路板及背板引起的高頻傳輸損耗及相移。由于這些傳輸損耗在信號到達目的地IC(在本文中，指串行RapidIO交換)前發(fā)生，因此通常在信號發(fā)送至系統中的下一個(gè)傳輸部分(另一交換)或端點(diǎn)前，交換機必須采取措施補償這些損耗。接收器均衡的功效與傳輸預加重類(lèi)似，可改善整體信噪比。注意：連接至交換芯片的各鏈接可能具有不同的特性。

圖3：帶串行RapidIO交換的無(wú)線(xiàn)基帶交換機及各種鏈接速率。

例如，圖3中，FPGA的鏈接可能穿過(guò)電路板上的多個(gè)區域并可能經(jīng)過(guò)數層而受到EMI影響，而來(lái)自交換的DSP鏈接可能以較低的速度運行且距離相當短。最后，背板鏈接也可能具有較高的速度且經(jīng)過(guò)多個(gè)連接器。上述三種鏈接在振幅及相位方面的衰減特性各不相同如圖4。

圖4：接收到的信號被不同鏈接所影響。

同步與異步交換設計

串行RapidIO標準支持三種不同的鏈接速率：1.25G波特、2.5G波特及3.125G波特。交換可分為兩類(lèi)：同步及異步。

同步交換指所有端口必須以相同速度運轉的交換。

異步交換指各端口可按特定鏈接的通信量需求所需的頻率運轉的交換。

在大部分應用中，最佳解決方案是異步交換，它不僅具有能以較低的系統整體功耗滿(mǎn)足通信量需求的優(yōu)點(diǎn)，而且就信號完整性而言，它受串音的影響更小。

封裝及互連

信號完整性問(wèn)題可能在很大程度上受封裝及基礎材料設計的影響。例如，高性能倒裝芯片及打線(xiàn)接合封裝可改善功率傳送并減少回程損耗。就RapidIO交換機而言，改善阻抗匹配以維持100歐姆差分阻抗及較低的變差相當重要。倒裝芯片封裝可有助于改善上述情況。

高效球狀映射

硅片供應商可能會(huì )選擇球狀映射簡(jiǎn)化從芯片至球柵的信號傳輸，但其作用并非僅限于此。在理想情況下，設計球狀映射時(shí)會(huì )考慮整體系統級的實(shí)現。例如，在設計球狀映射時(shí)，須謹記將外圍IC鏈接至交換芯片。應對有關(guān)設計進(jìn)行優(yōu)化以最大程度減少層數及所需面積，這樣可改善最終設計的信號完整性。配有相當密集的球狀映射的IC在電路板上需要許多層，才能將信號從IC中發(fā)送出去，從而導致高成本的系統級設計。另一個(gè)問(wèn)題是信號通道間的串音，該問(wèn)題在上文討論同步及異步RapidIO交換的區別時(shí)已提及。與信號通道間串擾及高效球狀映射緊密相連的一個(gè)問(wèn)題是電源與接地引腳之間的間隔。若將太多串行RapidIO端口插入小型封裝，可能會(huì )由于串擾而導致信號完整性問(wèn)題，從而導致在信號從交換機傳輸到端點(diǎn)時(shí)出現“閉眼”。

設計慣例技巧

現在，我們回顧一下信號完整性的另一方面，即電路板級的設計問(wèn)題。設計人員可以采取許多設計指引來(lái)控制噪聲產(chǎn)生的影響。通常，好的設計慣例可以幫助電路板設計人員控制電路板級通信產(chǎn)生的信號噪音，包括限制外部噪音源以及解決設備本身的噪音。

首先，所有設計均應采用正確的走線(xiàn)寬度、間隔及拓撲，以確保每個(gè)走線(xiàn)的阻抗與其傳輸器件匹配。阻抗不匹配可能會(huì )影響前緣與后緣的質(zhì)量、穩定延遲時(shí)間、串擾以及EMI。

必須確保同步信號組之間有足夠的通道間隔，必須限制通道長(cháng)度并將差分對信號之間的偏移降至最低。布線(xiàn)時(shí)應最大限度地減少布線(xiàn)層轉換次數，從而限制寄生效應。不必要的電感及雜散電容中的過(guò)孔成本非常高，應盡量減少。除BGA襯墊外，通常每個(gè)通道最多允許有兩個(gè)過(guò)孔。

對信號完整性徹底驗證至關(guān)緊要。利用估計寄生效應，設計前分析可提供了解設計性能所需的數據，但準確的后設計寄生效應可提供發(fā)現潛在信號完整性問(wèn)題所需的詳情。采用該方法，可創(chuàng )建電路網(wǎng)表以進(jìn)行模擬并記錄結果。

若盡可能縮短通道及信號通道，通過(guò)接地層或彼此物理隔離的方式進(jìn)行屏蔽，并注意避免阻抗不匹配或任何導致共振的配置，即可獲得良好的信號完整性。

選擇串行RapidIO交換芯片，實(shí)現較高的信號完整性

設計人員如何選擇串行RapidIO交換？正如良好的設計慣例可以幫助電路板設計人員控制電路板級通信產(chǎn)生的信號噪音一樣，硬件設計人員需積極考慮時(shí)鐘生成的特性、傳輸預加重及接收器均衡、優(yōu)化封裝技術(shù)、有效的球狀映射及異步設計的串行RapidIO交換機，方可確保系統級設計具有較高的信號完整性。顯然，在選擇串行接口時(shí)，設計人員選擇的芯片不僅要具有合適的功能，還必須是專(zhuān)為解決高速信號難題而設計的交換芯片。

目前，Tundra Semiconductor Corporation可提供具有以上特性的三代串行RapidIO交換產(chǎn)品。Tsi 57x產(chǎn)品線(xiàn)包括Tsi574、Tsi576及Tsi578，各款的端口數各不相同，介于4至16個(gè)端口之間，運轉速度介于1.25G至3.125G之間。各端口支持x1及x4通道可選，每端口的功耗為120至200mW。Tsi57x產(chǎn)品線(xiàn)具有本文所述的所有信號完整性的特征，包括傳輸預加重及接收器均衡。該產(chǎn)品較前款Tsi56x產(chǎn)品線(xiàn)增加了一些新功能，包括多播功能、矩陣性能監控。另外，許多高級通信管理功能已經(jīng)優(yōu)化，可滿(mǎn)足無(wú)線(xiàn)基站、無(wú)線(xiàn)網(wǎng)絡(luò )控制器、有線(xiàn)網(wǎng)絡(luò )基礎架構及軍用航空電子系統等應用的高性能要求。

本文小結

通過(guò)上述分析可以發(fā)現，若熟知基本設計規則，在系統中應用高頻率互連(例如串行RapidIO)時(shí)可避免任何與信號完整性差相關(guān)的傳統問(wèn)題，例如噪音、瞬間效應、串擾或抖動(dòng)等等。