基于FPGA的PLL頻率合成器設計

頻率合成技術(shù)是現代通信的重要組成部分，它是將一個(gè)高穩定度和高準確度的基準頻率經(jīng)過(guò)四則運算，產(chǎn)生同樣穩定度和準確度的任意頻率。頻率合成器是電子系統的心臟，是影響電子系統性能的關(guān)鍵因素之一。本文結合FPGA技術(shù)、鎖相環(huán)技術(shù)、頻率合成技術(shù)，設計出了一個(gè)整數/半整數頻率合成器，能夠方便地應用于鎖相環(huán)教學(xué)中，有一定的實(shí)用價(jià)值。

　　1 PLL頻率合成器的基本原理

　　頻率合成器主要有直接式、鎖相式、直接數字式和混合式4種。目前，鎖相式和數字式容易實(shí)現系列化、小型化、模塊化和工程化，性能也越來(lái)越好，已逐步成為最為典型和廣泛的應用頻率合成器[1]。本文主要采用集成鎖相環(huán)PLLphase-Lockde Loop芯片CD4046，運用FPGA來(lái)實(shí)現PLL頻率合成器。

　　鎖相頻率合成器是由PLL構成的。一個(gè)典型的鎖相頻率合成器的原理框圖如圖1所示。

　　它的工作過(guò)程可以簡(jiǎn)單描述為：鑒相器輸出電流的平均直流值乘以環(huán)路濾波器的阻抗，形成VCO的輸入控制電壓。VCO是一種電壓―頻率變換裝置，具有一個(gè)比例常數。環(huán)路濾波器的控制電壓調整了VCO的輸出相位，除以N后，等于比較頻率的相位。因為相位是頻率的積分，所以這個(gè)過(guò)程同樣適用于頻率，輸出頻率可表示為：

　　公式1只有在PLL處于鎖定狀態(tài)下才成立，而在PLL重新調整到鎖定狀態(tài)的中間過(guò)程不成立。在實(shí)際應用中，R值是固定的，N值是可變的[2]，XTAL為輸入信號的頻率。

　　2 系統設計

　　整個(gè)系統的功能主要由FPGA芯片EPF10K10 LC84-4控制相關(guān)硬件實(shí)現。本系統的原理框圖如圖2所示。

　　從圖2可以看出，一方面，40 MHz有源晶振通過(guò)FPGA的控制進(jìn)行分頻，得到1 kHz的頻率信號，作為CD4046的輸入基準分頻，CD4046的VCO的輸出信號直接輸入整數分頻模塊和半整數分頻模塊；另一方面，鍵盤(pán)掃描輸出鍵值，鍵值送往功能模塊。功能模塊指示“確定”，那么鍵值作為分頻系數，送到整數分頻和半整數分頻模塊，分別對VCO輸入的信號進(jìn)行分頻；功能模塊指示“清除”，那么分頻系數清零。鍵值的最后一位直接控制二路選擇模塊：鍵值的最后一位是“0”，控制二路選擇模塊輸出整數模塊結果；鍵值的最后一位是“5”，控制二路選擇模塊輸出半整數模塊結果。分頻輸出的結果與鎖相環(huán)的基準頻率在鑒相器中進(jìn)行比較，產(chǎn)生一個(gè)對應于這兩個(gè)信號相位差的Ud電壓信號，再經(jīng)過(guò)環(huán)路濾波器濾除Ud中的高頻分量與噪聲，輸出Uc，Uc再輸入VCO，使得壓控振蕩器的振蕩頻率不斷向輸入信號的頻率靠攏，最后使得環(huán)路達到鎖定，VCO輸出穩定頻率。