自動(dòng)反饋調節時(shí)鐘恢復電路設計

0 引言
信息技術(shù)的迅猛發(fā)展使得人們對數據傳輸交換的速度要求越來(lái)越高，因此，各種高速接口總線(xiàn)規范應運而生，從USBl．1到USB3．0，從PATA到SATA，從PCI總線(xiàn)到PCI―Express，其接口總線(xiàn)速度也由最初的Kbyte發(fā)展到現在的上G比特。在傳統的并行總線(xiàn)中，為了劃分字節，通常采用時(shí)鐘與多位數據并行傳輸的方式，這在當時(shí)數據率相對比較低的情況下，可以達到很好的效果，然而，隨著(zhù)數據傳輸率的越來(lái)越高，這種并行傳輸的方式遇到了難以克服的困難。這是由于存在著(zhù)時(shí)鐘畸變和路徑延時(shí)，使得到達接收端的數據位之間的數據與時(shí)鐘之間難以對齊，這樣，接收方就很難正確地接收數據。為此，在高速數據傳輸領(lǐng)域，串行總線(xiàn)越來(lái)越顯露出它的優(yōu)勢來(lái)。高速串行總線(xiàn)多采用嵌入式時(shí)鐘來(lái)獲得上G的帶寬，并通過(guò)接收方的時(shí)鐘恢復電路從接收的數據里恢復出同步時(shí)鐘，實(shí)際應用中，通常有兩種方法：
第一種是時(shí)鐘數據恢復法，該方法是根據接收到的數據相位的變化來(lái)調整本地PLL或DLL電路的時(shí)鐘輸出相位，或根據本地時(shí)鐘相位來(lái)調整接收到的數據的相位的方法來(lái)達到數據與時(shí)鐘的同步，然后對數據進(jìn)行l：1同步采樣；
第二種是過(guò)采樣技術(shù)，這種方法是在接收端用一個(gè)高速的時(shí)鐘對輸入數據進(jìn)行過(guò)采樣，一般來(lái)說(shuō)，這個(gè)高速時(shí)鐘的頻率是原發(fā)送端時(shí)鐘的3倍以上，這樣過(guò)采樣后的數據經(jīng)過(guò)后繼的數據處理電路就可以去除冗余的比特，從而恢復出實(shí)際需要的比特信息。
這兩種方法各有優(yōu)點(diǎn)和缺點(diǎn)，其中CDR方法由于不需要多倍于系統時(shí)鐘的采樣時(shí)鐘，因而系統功耗比較小，數字電路邏輯比較簡(jiǎn)單，然而模擬模塊設計復雜，數據同步所需時(shí)間比較長(cháng)。相對于CDR來(lái)說(shuō)，過(guò)采樣技術(shù)數據恢復速度快，模擬電路設計簡(jiǎn)單，但是，數據后繼處理電路相對復雜，功耗也較大。那么，有沒(méi)有什么方法可以綜合這兩種方法的優(yōu)點(diǎn)呢?本文提出了一種新的高速串行數據恢復方法。

1 系統設計
1．1 系統總體電路
圖1是一種新型高速串行數據恢復電路框圖，此方法使用反饋通路來(lái)使本地時(shí)鐘能快速鎖定數據，該方法的抗干擾性尤其突出。

由于發(fā)生系統和接收系統的系統時(shí)鐘間存在著(zhù)誤差，再加上傳輸通路上介質(zhì)以及接收器本身的影響，使得信號的跳變沿存在嚴重的抖動(dòng)和偏移，這樣，接收端就必然需要一個(gè)本地時(shí)鐘和異步數據同步的過(guò)程，本文采用的方法就是把輸入信號通過(guò)PLL鎖定延時(shí)器件的時(shí)延特性，將數據分為三路，每一路比上一路延時(shí)四分之一個(gè)時(shí)鐘周期，然后使此三路信號分別被本地時(shí)鐘采樣并比較，以從中得出中路信號與本地時(shí)鐘相位之間的延時(shí)是超前還是滯后，之后再將超前滯后信息經(jīng)過(guò)譯碼邏輯變?yōu)橐淮?比特的控制信號給延時(shí)邏輯來(lái)調整時(shí)延，最終使數據與本地時(shí)鐘同步。