一種基于DDS+PLL的Chirp-UWB信號產(chǎn)生方案

1 系統結構
DDS結合PLL產(chǎn)生Chirp-UWB信號的系統結構如圖1所示。

本方案由DDS產(chǎn)生的窄帶Chirp信號作為PLL的參考信號。VCO產(chǎn)生的高頻振蕩經(jīng)N分頻后，在鑒相器(PD)中與DDS產(chǎn)生的窄帶線(xiàn)性調頻信號進(jìn)行相位比較。系統穩定后，VCO產(chǎn)生的高頻振蕩經(jīng)N分頻后，其信號與DDS產(chǎn)生的窄帶chirp信號的掃頻線(xiàn)性度和頻率穩定度一致。在這個(gè)方案中，PLL實(shí)際起到了倍頻的作用，即將DDS輸出的高線(xiàn)性調頻信號進(jìn)行了N倍的倍頻。由于DDS輸出頻率和帶寬可以編程控制，這種方式產(chǎn)生的Chirp-UWB帶寬是可控的，在設計上具有很大的靈活性。

2 系統設計與仿真
本系統主要由參考信號發(fā)生電路，鎖相環(huán)電路兩部分組成。對于鎖相環(huán)電路，射頻仿真軟件ADS提供有專(zhuān)門(mén)的元件庫(System-PLL components)，可以利用其中的元件快速建立鎖相環(huán)的電路模型。然而，基于DDS產(chǎn)生的參考信號則由鋸齒波控制線(xiàn)性VCO來(lái)實(shí)現，只要合理設置參數，這種等效并不會(huì )影響系統性能。下面對電路的各部分的設計進(jìn)行分析。
2．1 參考信號產(chǎn)生
參考信號的產(chǎn)生可通過(guò)數字正交上變頻芯片AD9857實(shí)現，中心頻率設為100 MHz，Chirp信號的帶寬設為7 MHz。利用ADS仿真時(shí)由鋸齒波控制線(xiàn)性VCO，即可產(chǎn)生一個(gè)窄帶Chirp信號作為鎖相環(huán)的輸入參考信號。
2．2 鑒相器和分頻器
通常鎖相環(huán)芯片都同時(shí)集成鑒相器和分頻器，如ADI公司的ADF4106。該芯片鑒相器采用電荷泵輸出的鑒相器。圖2為一個(gè)電荷泵輸出鑒相器的原理圖。

這種鑒相器由兩個(gè)D觸發(fā)器、一個(gè)與門(mén)和兩個(gè)電流源構成，不僅可以鑒相，也可以鑒頻，同時(shí)由于它采用電流源輸出，克服了電壓輸出型鑒頻鑒相器增益變化的不足。該鑒相器的輸出電流與相位誤差關(guān)系為iout=Kdθe／Rb，其中：Rb為鑒相器電壓電流轉換器固有的跨阻。分頻器的作用是將VCO產(chǎn)生的輸出信號頻率除以N，然后輸入鑒相器與參考信號進(jìn)行比較。仿真時(shí)，直接采用ADS提供的元件Divide by N來(lái)實(shí)現，設其分頻比N=70。
2．3 低通濾波器
環(huán)路濾波器的設計是鎖相環(huán)設計的關(guān)鍵。本設計中需要跟蹤一個(gè)頻率斜升信號。根據鎖相原理，要跟蹤此類(lèi)信號，必須二型以上環(huán)路。本設計中環(huán)路濾波器采用四階二型無(wú)源環(huán)路濾波器，由于電荷泵型鑒相器的輸出為電流，所以該環(huán)路等效于一個(gè)二階有源比例積分濾波器加兩級輔助濾波。輔助濾波用于濾除參考信號饋通。環(huán)路傳輸函數F(s)可以近似表示為：

根據鑒相頻率為100 MHz，這里選擇截止頻率ft為2 MHz。根據穩定性原理，通常選擇為5～10倍ω3，ω5為3～8倍ω4，而ω1的選取則是保證環(huán)路幅頻響應在ft處過(guò)零點(diǎn)。在A(yíng)DS環(huán)境下，對模型中各元件大致設定一個(gè)初值及優(yōu)化區間，然后進(jìn)行優(yōu)化設計，即可得到各元件值。最終鎖相環(huán)開(kāi)環(huán)響應如圖3所示。