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multi-pll 文章 進(jìn)入multi-pll技術(shù)社區
X波段頻率合成器設計
- 1 引言 隨著(zhù)現代通信技術(shù)的不斷發(fā)展，對頻率源的要求越來(lái)越高。一方面，由于通信容量的迅速擴大，使得通信頻譜不斷向高端擴展;另一方面，由于頻譜資源的相對匱乏，必須提高頻譜利用率，進(jìn)而對頻率源的頻譜純度和頻率穩定度都提出了更高的要求。 在無(wú)線(xiàn)通信領(lǐng)域中,為了提高頻譜利用率，現代通信系統對頻率合成器的精度、頻率分辨率、轉換時(shí)間和頻譜純度等指標提出了越來(lái)越高的要求。頻率合成的方法主要有直接頻率合成(DS)、間接頻率合成(PLL)和直接數字頻率合成(DDS)等方案。直接頻率合成體積大、成本高, 有較
- 關(guān)鍵字： X波段 PLL VCO
C波段寬帶捷變頻率綜合器設計
- 摘要：本文介紹了一種C波段寬帶捷變頻率綜合器的設計方法，采用直接數字頻率合成器(DDS)實(shí)現頻率捷變，采用倍頻鏈路擴展輸出帶寬，通過(guò)與鎖相環(huán)(PLL)合成產(chǎn)生的本振信號混頻將輸出頻率搬移到C波段。論述了DDS時(shí)鐘電路、倍頻鏈路以及混頻部分的設計方法，并給出了達到的主要技術(shù)指標和測試結果。 引言 頻率合成器是現代通訊系統必不可少的關(guān)鍵電路， 是電子系統的主要信號源，是決定電子系統性能的關(guān)鍵設備。隨著(zhù)系統對頻率源的頻率穩定度、頻譜純度、頻率范圍和輸出頻率個(gè)數的要求越來(lái)越高，高穩定、低相位噪聲、
- 關(guān)鍵字： 變頻率綜合器 DDS PLL C波段 合成器 201410
基于FPGA的任意分頻器設計
- 1、前言 分頻器是FPGA設計中使用頻率非常高的基本單元之一。盡管目前在大部分設計中還廣泛使用集成鎖相環(huán)(如Altera的PLL，Xilinx的DLL)來(lái)進(jìn)行時(shí)鐘的分頻、倍頻以及相移設計，但是，對于時(shí)鐘要求不太嚴格的設計，通過(guò)自主設計進(jìn)行時(shí)鐘分頻的實(shí)現方法仍然非常流行。首先這種方法可以節省鎖相環(huán)資源，再者這種方式只消耗不多的邏輯單元就可以達到對時(shí)鐘的操作目的。 2、整數倍分頻器的設計 2.1 偶數倍分頻 偶數倍分頻器的實(shí)現非常簡(jiǎn)單，只需要一個(gè)計數器進(jìn)行計數就能實(shí)現。如需要N分頻
- 關(guān)鍵字： FPGA 分頻器 PLL
怎樣為定時(shí)應用選擇合適的采用PLL的振蕩器
- 電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場(chǎng)中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò )家園
- 關(guān)鍵字： 定時(shí)應用 PLL 振蕩器 內部時(shí)鐘 合成器IC技術(shù)
Silicon Labs推出業(yè)界最低抖動(dòng)的時(shí)鐘系列產(chǎn)品
- 高性能模擬與混合信號IC領(lǐng)導廠(chǎng)商Silicon Labs(芯科實(shí)驗室有限公司)今日宣布針對高速網(wǎng)絡(luò )、通信和數據中心等當今互聯(lián)網(wǎng)基礎設施的根基，推出業(yè)界最高頻率靈活性和領(lǐng)先抖動(dòng)性能的時(shí)鐘解決方案。Silicon Labs的新一代Si534x“片上時(shí)鐘樹(shù)“系列產(chǎn)品包括高性能時(shí)鐘發(fā)生器和高集成度Multi-PLL抖動(dòng)衰減器。這些單芯片、超低抖動(dòng)時(shí)鐘芯片整合了時(shí)鐘合成與抖動(dòng)衰減功能，設計旨在減少光傳輸網(wǎng)絡(luò )、無(wú)線(xiàn)基礎設施、寬帶接入/匯聚、電信級以太網(wǎng)、測試和測量以及企業(yè)和數據中心設備(包
- 關(guān)鍵字： Silicon Labs Multi-PLL 時(shí)鐘
探討如何為定時(shí)應用選擇合適的PLL振蕩器
- 十幾年前，頻率控制行業(yè)推出了基于鎖相環(huán)(PLL)的振蕩器，這是一項開(kāi)拓性創(chuàng )新技術(shù)，采用了傳統晶體振蕩器(XO)所沒(méi)有的多項特性。憑借內部時(shí)鐘合成器IC技術(shù)，基于PLL的XO可編程來(lái)支持更寬廣的頻率范圍。這一突破消除了為在特定頻率實(shí)現共振而切割和加工石英所需的材料加工工藝步驟。這一創(chuàng )新也使得對基于PLL的XO進(jìn)行頻率編程成為可能并且實(shí)現極短交貨周期。 鑒于傳統振蕩器交貨周期可能接近14周或更長(cháng)，許多硬件設計人員渴望利用可編程振蕩器獲得顯著(zhù)的交貨周期優(yōu)勢。不幸的是，嚴重的問(wèn)題發(fā)生了。一些已經(jīng)從傳統X
- 關(guān)鍵字： 振蕩器 PLL SoC
Silicon Labs推出業(yè)界最低抖動(dòng)的時(shí)鐘系列產(chǎn)品
- 高性能模擬與混合信號IC領(lǐng)導廠(chǎng)商Silicon Labs今日宣布針對高速網(wǎng)絡(luò )、通信和數據中心等當今互聯(lián)網(wǎng)基礎設施的根基，推出業(yè)界最高頻率靈活性和領(lǐng)先抖動(dòng)性能的時(shí)鐘解決方案。Silicon Labs的新一代Si534x“片上時(shí)鐘樹(shù)“系列產(chǎn)品包括高性能時(shí)鐘發(fā)生器和高集成度Multi-PLL抖動(dòng)衰減器。這些單芯片、超低抖動(dòng)時(shí)鐘芯片整合了時(shí)鐘合成與抖動(dòng)衰減功能，設計旨在減少光傳輸網(wǎng)絡(luò )、無(wú)線(xiàn)基礎設施、寬帶接入/匯聚、電信級以太網(wǎng)、測試和測量以及企業(yè)和數據中心設備(包括邊緣路由器、交換機、
- 關(guān)鍵字： Silicon Labs Si534x Multi-PLL
ADIsimPE確立電路速度、精度和虛擬原型開(kāi)發(fā)標準
- Analog Devices, Inc.(ADI)，全球領(lǐng)先的高性能信號處理解決方案提供商，最近推出了ADIsimPE?(個(gè)人版)仿真器，此款仿真器適合線(xiàn)性和混合信號應用，能夠進(jìn)行虛擬原型開(kāi)發(fā)，以滿(mǎn)足資源有限且要求產(chǎn)品快速上市的客戶(hù)的需求。ADIsimPE由SIMetrix/SIMPLIS?仿真器供電，它使用SIMetrix SPICE仿真線(xiàn)性電路，如精密基準電壓源、運算放大器和線(xiàn)性調節器以及SIMPLIS(分段線(xiàn)性系統仿真)，從而高速分析PLL之類(lèi)的非線(xiàn)性電路并且能夠切換電源
- 關(guān)鍵字： Analog Devices ADIsimPower PLL
德州儀器推出14GHz 分數N分頻鎖相環(huán)
- 日前，德州儀器 (TI) 宣布推出支持高級頻率調制功能的業(yè)界最高性能 14GHz 分數 N分頻PLLatinum? 鎖相環(huán) (PLL)。該 LMX2492 提供業(yè)界最佳噪聲性能，比性能最接近的同類(lèi)競爭器件低 6dB，可提升射頻 (RF) 靈敏度以及雷達覆蓋范圍及精確度。此外，該器件還支持 200MHz 的相位頻率檢測器、5V 充電泵電源以及 500 MHz 至 14GHz 的寬泛工作頻率。LMX2492 提供工業(yè)及汽車(chē)級(1 級)版本，適用于軍事與汽車(chē)雷達、微波回程、通信以及測量測試應用?！ MX2
- 關(guān)鍵字： TI PLL LMX2492
ADI發(fā)布三款全新的鎖相環(huán)(PLL)器件
- Analog Devices, Inc. (NASDAQ:ADI)近日發(fā)布三款全新的鎖相環(huán)(PLL)器件ADF5355/ADF4355-2/ADF4155，其中一款具有業(yè)界最寬的頻率覆蓋范圍和最低的壓控振蕩器(VCO)相位噪聲，且在單個(gè)器件中實(shí)現這些性能。ADF5355 PLL具有同類(lèi)最寬的55 MHz至14 GHz頻譜范圍;而ADF4355-2 PLL的頻譜范圍為55 MHz至4.4 GHz。這些器件可供需要單片高性能寬帶頻率合成器的RF和微波通信系統設計人員使用。這兩款PLL均集成超低相位噪聲VC
- 關(guān)鍵字： ADI PLL ADF5355
IC時(shí)鐘分配系統中的PLL
- 相位噪聲源： 振蕩器的單邊帶相位噪聲主要特性通常如圖5所示，該相位噪聲(單位：dBc/Hz)在對數尺度上被繪制成偏移頻率f0的函數。 實(shí)際曲線(xiàn)近似由一系列區間構成，每一區間的斜率為1/fx，其中X=0表示白相位噪聲區間，即此時(shí)曲線(xiàn)斜率為0dB/decade。當X=1時(shí)，相位噪聲區間則稱(chēng)為閃爍相位噪聲，其斜率為-20dB/decade。依此類(lèi)推，其它區間則對應更大的X值。X值越大的區間與載波頻率越接近。 圖6所示為PLL時(shí)鐘發(fā)生器中相位噪聲的曲線(xiàn)圖。需要注意的是，本圖與前述圖5中所示的
- 關(guān)鍵字： IC時(shí)鐘 PLL 噪聲 振蕩器 相位抖動(dòng)
IC時(shí)鐘分配系統中的鎖相環(huán)
- 我們在本系列文章的前一部分[鏈接]已經(jīng)討論了鎖相環(huán)(PLL)的應用以及在時(shí)鐘分配系統中，PLL相對于傳統振蕩器的優(yōu)勢。接下來(lái)我們將會(huì )闡述基于PLL的時(shí)鐘分配系統的重要參數，這些參數都是設計時(shí)必須考慮的。例如，在實(shí)踐過(guò)程中，時(shí)鐘的準確時(shí)序對所有分配系統而言都非常重要。如果時(shí)鐘位置偏差范圍大，則可能會(huì )導致系統發(fā)生故障。時(shí)域中的這些偏差被稱(chēng)為“抖動(dòng)”。此外，抖動(dòng)又分多個(gè)類(lèi)別，譬如周期性抖動(dòng)、周期間抖動(dòng)、RMS抖動(dòng)、長(cháng)期抖動(dòng)以及相位抖動(dòng)。在本章節，我們將重點(diǎn)闡述“相位抖動(dòng)&
- 關(guān)鍵字： IC時(shí)鐘 PLL 噪聲 振蕩器 相位抖動(dòng)
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