怎樣為定時(shí)應用選擇合適的采用PLL的振蕩器

十幾年前，頻率控制行業(yè)推出了基于鎖相環(huán)(PLL)的振蕩器，這是一項開(kāi)拓性創(chuàng )新技術(shù)，采用了傳統晶體振蕩器(XO)所沒(méi)有的多項特性。憑借內部時(shí)鐘合成器IC技術(shù)，基于PLL的XO可編程來(lái)支持更寬廣的頻率范圍。這一突破消除了為在特定頻率實(shí)現共振而切割和加工石英所需的材料加工工藝步驟。這一創(chuàng ) 新也使得對基于PLL的XO進(jìn)行頻率編程成為可能并且實(shí)現極短交貨周期。

鑒于傳統振蕩器交貨周期可能接近14周或更長(cháng)，許多硬件設計人員渴 望利用可編程振蕩器獲得顯著(zhù)的交貨周期優(yōu)勢。不幸的是，嚴重的問(wèn)題發(fā)生了。一些已經(jīng)從傳統XO遷移到基于PLL的XO的設計陷入了關(guān)聯(lián)抖動(dòng) (jitter-related)問(wèn)題之中，這會(huì )引起關(guān)聯(lián)應用(application-related)失效，涉及范圍從通信鏈路中的超高位錯誤率到無(wú) 法工作的SoC和處理器。這些問(wèn)題迫使許多IC供應商規定：基于PLL的振蕩器不能和他們的器件配合使用。這種形勢的變化使得想通過(guò)基于PLL的振蕩器獲 得頻率靈活性和短交付周期優(yōu)勢的硬件工程師面臨挑戰。

為什么會(huì )出現這種情況?其原因在于來(lái)自不同供應商的PLL技術(shù)差異極大。不合格的 PLL設計導致過(guò)多的振蕩器相位噪聲和抖動(dòng)峰值，如圖1中左側畫(huà)面所示。這個(gè)特定的基于PLL的XO在12kHz-20MHz帶寬上的相位抖動(dòng)為 150ps RMS。這種性能水平使它不適合為高速PHY提供時(shí)鐘，高速PHY通常需要1ps RMS 抖動(dòng)的參考時(shí)鐘。XO的周期抖動(dòng)在圖1右側圖片中有顯示。這種雙峰周期抖動(dòng)可能是一個(gè)出現PLL穩定性問(wèn)題的信號，PLL穩定性能夠對使用這個(gè)XO的 SoC產(chǎn)生有害的性能影響。與可編程振蕩器展現抖動(dòng)峰值有關(guān)的第二個(gè)領(lǐng)域是級聯(lián)PLL。當這樣一個(gè)基于PLL的振蕩器被連接到一個(gè)后續電路中帶有PLL的 IC上時(shí)，抖動(dòng)可能會(huì )增加。

圖1–不合格的基于PLL的XO設計導致過(guò)多的相位噪聲和周期抖動(dòng)

好消息是并非所有的PLL，確切的說(shuō)不是所有基于PLL的振蕩器，都是一樣的。通過(guò)特有的PLL設計技術(shù)，可編程振蕩器能夠提供可媲美一流石英振蕩器的抖動(dòng) 性能，同時(shí)克服級聯(lián)PLL帶來(lái)的問(wèn)題。這些高性能的基于PLL的振蕩器能夠用于處理器/SoC時(shí)鐘，以及高速串行器、PHY和FPGA時(shí)鐘。

開(kāi)發(fā)人員可以使用三個(gè)簡(jiǎn)單的標準來(lái)評價(jià)基于PLL的XO能否被用于給定的應用。

抖 動(dòng)生成—在級聯(lián)的PLL應用(例如FPGA和PHY時(shí)鐘)，XO參考時(shí)鐘抖動(dòng)與FPGA/PHY內部PLL抖動(dòng)相混合。采用低抖動(dòng)X(jué)O參考時(shí)鐘(例 如1ps RMS相位抖動(dòng))可以最大化可容許的FPGA/PHY內部PLL所產(chǎn)生的抖動(dòng)值，最大化整體設計的抖動(dòng)余量。

抖動(dòng)峰值—當第一級和第二級PLL的環(huán)路帶寬相同時(shí)，級聯(lián)PLL存在過(guò)大抖動(dòng)的風(fēng)險。這種風(fēng)險很容易通過(guò)使用一個(gè)具有相對較低內部PLL帶寬的基于PLL的 振蕩器進(jìn)行緩解。PLL應當得到很好的抑制，以確保不超過(guò)1%的峰值(0.1db)，如圖2所示。通用soc>1MHz。使用具有低抖動(dòng)峰 值和極低內部帶寬的基于PLL的振蕩器確保它的峰值不會(huì )與下游PLL的帶寬重疊。這種架構使得第二級PLL容易的跟蹤第一級PLL的變化，同時(shí)維持可接受 的環(huán)路穩定性和相位余量。

圖2-基于PLL的抖動(dòng)跟蹤和過(guò)濾有助于減輕抖動(dòng)峰值