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ip核 文章 進(jìn)入ip核技術(shù)社區
智能無(wú)人設備從IP核到系統的全流程功能安全問(wèn)題初探
- 隨著(zhù)諸如無(wú)人機、智能駕駛汽車(chē)、無(wú)人農機、各種專(zhuān)用和消費機器人等智能無(wú)人設備廣泛進(jìn)入我們的工作和生活，這些設備的功能安全問(wèn)題成為了一個(gè)值得關(guān)注的重要話(huà)題。為了確保這些智能化和無(wú)人化設備的安全可控，設計師在進(jìn)行系統開(kāi)發(fā)的時(shí)候，就必須重視從流程的第一步和最底層的技術(shù)源頭考慮功能安全問(wèn)題，才能去打造綜合安全性更高的系統，對設備和消費者/使用者進(jìn)行最大限度的保護。?功能安全（Functional Safety）是系統、設備或者核心部件通過(guò)主動(dòng)安全機制去發(fā)現潛在的安全威脅，在相應安全等級約定的覆蓋率上，以及時(shí)間內做出
- 關(guān)鍵字： 智能無(wú)人設備 IP核 功能安全
將ASIC IP核移植到FPGA上——如何測試IP核的功能和考慮純電路以外的其他因素
- 本系列文章從數字芯片設計項目技術(shù)總監的角度出發(fā)，介紹了如何將芯片的產(chǎn)品定義與設計和驗證規劃進(jìn)行結合，詳細講述了在FPGA上使用IP核來(lái)開(kāi)發(fā)ASIC原型項目時(shí)，必須認真考慮的一些問(wèn)題。文章從介紹使用預先定制功能即IP核的必要性開(kāi)始，通過(guò)闡述開(kāi)發(fā)ASIC原型設計時(shí)需要考慮到的IP 核相關(guān)因素，用八個(gè)重要主題詳細分享了利用ASIC IP來(lái)在FPGA上開(kāi)發(fā)原型驗證系統設計時(shí)需要考量的因素。在上篇文章中，我們分享了第五到第六主題，介紹了我們如何確保在FPGA上實(shí)現所需的性能和在時(shí)鐘方面必須加以考量的因素有哪些。本篇
- 關(guān)鍵字： 202409 ASIC IP核 FPGA SmartDV
Arm中國大裁員：SoC、HPC兩團隊被裁人數最多
- Arm是全球知名芯片架構企業(yè)，也是知名芯片IP核供應商。大部分IP核都可以直接向IP廠(chǎng)商采購獲得，再由芯片設計企業(yè)在此基礎上設計出自己的芯片。高通和華為即在Cortex-A系列處理器的基礎上，設計出驍龍和麒麟芯片。就是這家知名的企業(yè)在近期迎來(lái)一波大裁員，據媒體報道，Arm中國從上周開(kāi)始裁員，主要裁減研發(fā)團隊， 其中SoC、HPC兩個(gè)團隊裁撤人數最多，其余的研發(fā)團隊會(huì )有不同程度的小范圍裁減，賠償比例N+3。當前，Arm中國人員1000人左右，研發(fā)人員在700人規模， 研發(fā)產(chǎn)品覆蓋：SOC
- 關(guān)鍵字： ARM中國 芯片架構 IP核 SOC 裁員
NVIDIA選用新思科技經(jīng)驗證DesignWare DDR IP核
- 重點(diǎn)：高質(zhì)量DesignWare DDR PHY IP核為NVIDIA提供無(wú)與倫比的性能、延遲和電源效率DDR PHY支持DDR5/4的每個(gè)通道多個(gè)DIMM，滿(mǎn)足NVIDIA的網(wǎng)絡(luò )數據速率和內存容量要求基于固件的現場(chǎng)可升級訓練可提高通道的穩定性和可靠性，并且有助于算法更新，從而降低采用新內存協(xié)議的風(fēng)險新思科技（Synopsys, Inc.）近日宣布，NVIDIA的網(wǎng)絡(luò )業(yè)務(wù)部門(mén)Mellanox將采用經(jīng)驗證的DesignWare? DDR5/4 PHY IP核，以滿(mǎn)足其針對高性能計算和人工智能應用的Infin
- 關(guān)鍵字： 云計算 NVIDIA 新思科技 DesignWare DDR IP核
基于A(yíng)RM Cortex-M3的SoC系統設計
- 本項目實(shí)現了一種基于CM3內核的SoC，并且利用該SoC實(shí)現網(wǎng)絡(luò )數據獲取、溫度傳感器數據獲取及數據顯示等功能。在Keil上進(jìn)行軟件開(kāi)發(fā)，通過(guò)ST-LINK/V2調試器進(jìn)行調試，調試過(guò)程系統運行正常。在Quartus-II上進(jìn)行Verilog HDL的硬件開(kāi)發(fā)設計，并進(jìn)行IP核的集成，最后將生成的二進(jìn)制文件下載到FPGA開(kāi)發(fā)平臺。該系統使用AHB總線(xiàn)將CM3內核與片內存儲器和GPIO進(jìn)行連接，使用APB總線(xiàn)連接UART、定時(shí)器、看門(mén)狗等外設。
- 關(guān)鍵字： FPGA IP核 Cortex-M3 SoC 201902
Cadence發(fā)布首款面向AI語(yǔ)音及音頻處理優(yōu)化的DSP產(chǎn)品—Tensilica HiFi 5 DSP
- HiFi 5 DSP將基于神經(jīng)網(wǎng)絡(luò )的語(yǔ)音識別算法性能提高達4倍楷登電子（美國Cadence公司，NASDAQ：CDNS）今日發(fā)布面向音頻和語(yǔ)音處理的Cadence? Tensilica?HiFi 5 DSP，是首款為高性能遠場(chǎng)處理和人工智能語(yǔ)音識別處理量身優(yōu)化的IP核。對比HiFi 4 DSP，第五代HiFi DSP的音頻處理性能提高2倍，神經(jīng)網(wǎng)絡(luò )（NN）處理性能提高4倍，是數字家庭助手和車(chē)載娛樂(lè )系統語(yǔ)音控制用戶(hù)界面的理想選擇。隨著(zhù)數字家庭助手普及度的快速上升，語(yǔ)音控制用戶(hù)界面已經(jīng)成為廠(chǎng)商開(kāi)發(fā)創(chuàng )新消費產(chǎn)品
- 關(guān)鍵字： HiFi 5 IP核
基于IP核的PCI Express接口設計
- 現代測控系統和通信領(lǐng)域對數據傳輸速率的要求越來(lái)越高。相比PC 中其他技術(shù)的發(fā)展，總線(xiàn)技術(shù)的發(fā)展顯得相對緩慢，總線(xiàn)性能已經(jīng)成為制約系統性能發(fā)揮的
- 關(guān)鍵字： 現場(chǎng)可編程門(mén)陣列 DMA控制器 IP核
如何設計基于A(yíng)valon總線(xiàn)的可配置LCD控制器IP核？
- 基于NiosII 軟核的SOPC(System ON Programmable Chip)是Altera 公司提出的片上可編程系統解決方案，它將CPU、存儲器、I/O接口、DSP 模塊以及鎖相環(huán)(P
- 關(guān)鍵字： Avalon總線(xiàn) LCD控制器 IP核
一種新型的LCD驅動(dòng)電路IP核的總體設計
- 一種新型的LCD驅動(dòng)電路IP核的總體設計-本文介紹了LCD的通用驅動(dòng)電路IP核設計，采用自頂向下的設計方法將其劃分為幾個(gè)主要模塊，分別介紹各個(gè)模塊的功能，用VHDL語(yǔ)言對其進(jìn)行描述，用FPGA實(shí)現并通過(guò)了仿真驗證。該IP核具有良好的移植性，可驅動(dòng)不同規模的LCD電路。
- 關(guān)鍵字： IP核 驅動(dòng)電路 LCD
SoC設計中的IP核保護方法研究
- 對現有主要IP核保護方法的原理和性能進(jìn)行了研究分析,指出了各種方法的優(yōu)缺點(diǎn),同時(shí)指出了IP核保護方法的發(fā)展方向。 隨著(zhù)集成電路的規模依據摩爾定律不斷呈指數增長(cháng),目前已經(jīng)可以將整個(gè)系統集成到一塊單硅芯片上,片上系統(Sys-tem on a Chip, SoC)的概念也應運而生。然而對于大型的SoC 來(lái)說(shuō),無(wú)論從設計的費用、周期還是可靠性來(lái)考慮,傳統的設計方法均已不能滿(mǎn)足需求,因此,基于知識產(chǎn)權( Intellectual Pro-perty, IP)核復用的設計方法也就隨之出現。
- 關(guān)鍵字： 片上系統 知識產(chǎn)權核 數字水印 簽名 IP核
ip核介紹
IP核概述
IP核則是一段具有特定電路功能的硬件描述語(yǔ)言程序，該程序與集成電路工藝無(wú)關(guān)，可以移植到不同的半導體工藝中去生產(chǎn)集成電路芯片。利用IP核設計電子系統，引用方便，修改基本元件的功能容易。具有復雜功能和商業(yè)價(jià)值的IP核一般具有知識產(chǎn)權，盡管IP核的市場(chǎng)活動(dòng)還不規范，但是仍有許多集成電路設計公司從事IP核的設計、開(kāi)發(fā)和營(yíng)銷(xiāo)工作。IP核有兩種，與工藝無(wú)關(guān)的VHDL程序稱(chēng)為軟核；具有特定電路 [ 查看詳細 ]
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