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一種高效的復信號處理芯片設計
- 摘 要：本文提出了一種高效的復信號處理芯片的設計方法。本芯片是某雷達信號處理機的一部分，接收3組ADC的輸出復數據，依次完成去直流、加窗、512點(diǎn)FFT、求功率譜和累加3組信號的功率譜等功能。在這5種功能中，加窗、512點(diǎn)FFT和求功率譜復用一個(gè)蝶形單元。本芯片由單片FPGA實(shí)現，計算精度高、速度較快，滿(mǎn)足雷達系統的實(shí)時(shí)處理要求。關(guān)鍵詞： FFT；蝶形單元；塊浮點(diǎn)；功率譜； FPGA 引言復信號處理芯片是某雷達系統的一部分。雷達系統的實(shí)時(shí)處理特點(diǎn)要求芯片運
- 關(guān)鍵字： FFT FPGA 蝶形單元 功率譜 塊浮點(diǎn)
在TMS320VC5402上實(shí)現的嵌入式TCP/IP協(xié)議棧
- 實(shí)現一個(gè)運行在16位數字信號處理器TMS320VC5402上的小型嵌入式TCP/IP協(xié)議棧。對TCP/IP協(xié)議中的IP協(xié)議、ARP協(xié)議、UDP協(xié)議進(jìn)行分析，完成基于TCP/IP協(xié)議的嵌入式網(wǎng)絡(luò )系統。
- 關(guān)鍵字： 協(xié)議 TCP/IP 嵌入式 實(shí)現 TMS320VC5402
自由IP Core資源的利用
- 摘 要：本文介紹了與免費IP Core運作有關(guān)的問(wèn)題以及免費資源的若干來(lái)源，然后通過(guò)對兩個(gè)不同來(lái)源的、免費的八位RISC CPU進(jìn)行比較和分析，給出了若干選用免費核時(shí)應考慮的問(wèn)題。關(guān)鍵詞：IP Core； CPU引言隨著(zhù)集成電路單位面積晶體管數量的激增和人們對縮短設計周期的追求，設計重用已經(jīng)成為有效的應對方法，它不但適合于A(yíng)SIC，也適合于CPLD/FPGA。在CPLD/FPGA的設計過(guò)程中，由于開(kāi)發(fā)工具的通用性、設計語(yǔ)言的標準化，設計過(guò)程幾乎與所用器件的硬件結構無(wú)關(guān)，
- 關(guān)鍵字： CPU IP Core
基于A(yíng)D9430的數據采集系統設計
- 摘 要：本文介紹了高速ADC AD9430的功能，詳細說(shuō)明了使用高速FPGA來(lái)控制AD9430構成高速(140MSPS)、高精度(12位)數據采集系統的設計方法，并給出了具體實(shí)現的系統框圖和測試結果。關(guān)鍵詞：數據采集；FPGA；AD9430引言結合實(shí)際任務(wù)的要求，本文提出了一種基于A(yíng)D9430的高速數據采集系統，主要用于采集雷達回波。在這個(gè)系統中，選用高速邏輯器件控制A/D轉換和FIFO存儲，同時(shí)通過(guò)FPDP(Front Panel Data Port)總線(xiàn)將采集的數據發(fā)送出去。由
- 關(guān)鍵字： AD9430 FPGA 數據采集
基于FPGA的非對稱(chēng)同步FIFO設計
- 摘 要：本文在分析了非對稱(chēng)同步FIFO的結構特點(diǎn)及其設計難點(diǎn)的基礎上，采用VHDL描述語(yǔ)言，并結合FPGA，實(shí)現了一種非對稱(chēng)同步FIFO的設計。關(guān)鍵詞：非對稱(chēng)同步FIFO；VHDL；FPGA；DLL；BlockRAM引言FIFO是一種常用于數據緩存的電路器件，可應用于包括高速數據采集、多處理器接口和通信中的高速緩沖等各種領(lǐng)域。然而在某些應用，例如在某數據采集和處理系統中，需要通過(guò)同步FIFO來(lái)連接8位A/D和16位數據總線(xiàn)的MCU，但是由于目前同步FIFO器件的輸入與輸
- 關(guān)鍵字： BlockRAM DLL FPGA VHDL 非對稱(chēng)同步FIFO 存儲器
基于FPGA的高速數字鎖相環(huán)的設計與實(shí)現
- 摘 要：本文提出了一種利用邊沿觸發(fā)鑒相縮短鎖相環(huán)捕獲時(shí)間的方案，并詳細介紹了該方案基于FPGA的實(shí)現方法。通過(guò)對所設計的鎖相環(huán)進(jìn)行計算機仿真和硬件測試，表明該方案確實(shí)可以提高鎖相環(huán)的捕獲性能。關(guān)鍵詞：數字鎖相環(huán)(DPLL)；捕獲時(shí)間；FPGA；VHDL引言捕獲時(shí)間是鎖相環(huán)的一個(gè)重要參數，指的是鎖相環(huán)從起始狀態(tài)到達鎖定狀態(tài)所需時(shí)間。在一些系統中，如跳頻通信系統，由于系統工作頻率不斷地發(fā)生快速變化(每秒幾百次到幾千次，甚至高達上萬(wàn)次)，要求鎖相環(huán)能夠對信號相位快速捕獲。因此
- 關(guān)鍵字： FPGA VHDL 捕獲時(shí)間 數字鎖相環(huán)(DPLL)
基于FPGA的同步測周期高精度數字頻率計的設計
- 摘 要：本文介紹了一種同步測周期計數器的設計，并基于該計數器設計了一個(gè)高精度的數字頻率計。文中給出了計數器的VHDL編碼，并對頻率計的FPGA實(shí)現進(jìn)行了仿真驗證，給出了測試結果。關(guān)鍵詞：頻率計；VHDL；FPGA；周期測量 在現代數字電路設計中，采用FPGA結合硬件描述語(yǔ)言VHDL可以設計出各種復雜的時(shí)序和邏輯電路，具有設計靈活、可編程、高性能等優(yōu)點(diǎn)。本文將介紹一種基于FPGA，采用同步測周期的方法來(lái)實(shí)現寬頻段高精度數字頻率計的設計。 圖1 同步測周期計數器
- 關(guān)鍵字： FPGA VHDL 頻率計 周期測量
Cyclone II FPGA滿(mǎn)足低成本大批量應用需求
- 2004年8月A版 Altera公司推出新款Cyclone II系列FPGA器件。Cyclone II FPGA的成本比第一代Cyclone器件低30%，邏輯容量大了三倍多，可滿(mǎn)足低成本大批量應用需求。 市場(chǎng)驅動(dòng)力 隨著(zhù)低復雜度FPGA器件成本的不斷下降，具有靈活性和及時(shí)面市優(yōu)勢的FPGA與 ASIC相比更有競爭性，在數字消費市場(chǎng)上的應用也急劇增加。第一代Cyclone系列迄今發(fā)售了3百多萬(wàn)片，在全球擁有3,000多位客戶(hù)，對大批量低成本數字消費市場(chǎng)有著(zhù)巨大的影響，該市場(chǎng)消納了三分之一的器件
- 關(guān)鍵字： FPGA 嵌入式
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