基于FPGA的高速數字鎖相環(huán)的設計與實(shí)現

摘    要：本文提出了一種利用邊沿觸發(fā)鑒相縮短鎖相環(huán)捕獲時(shí)間的方案，并詳細介紹了該方案基于FPGA的實(shí)現方法。通過(guò)對所設計的鎖相環(huán)進(jìn)行計算機仿真和硬件測試，表明該方案確實(shí)可以提高鎖相環(huán)的捕獲性能。
關(guān)鍵詞：數字鎖相環(huán)(DPLL)；捕獲時(shí)間；FPGA；VHDL

引言
捕獲時(shí)間是鎖相環(huán)的一個(gè)重要參數，指的是鎖相環(huán)從起始狀態(tài)到達鎖定狀態(tài)所需時(shí)間。在一些系統中，如跳頻通信系統，由于系統工作頻率不斷地發(fā)生快速變化(每秒幾百次到幾千次，甚至高達上萬(wàn)次)，要求鎖相環(huán)能夠對信號相位快速捕獲。因此研究具有較短捕獲時(shí)間的高速鎖相環(huán)是十分有必要的。

邊沿鑒相數字鎖相環(huán)
全數字鎖相環(huán)主要由數字鑒相器、數字環(huán)路濾波器和數控振蕩器(NCO)組成。其中數字鑒相器在很大程度上決定著(zhù)鎖相環(huán)的性能。常見(jiàn)的鑒相方法包括異或門(mén)鑒相和邊沿觸發(fā)鑒相等。
基于異或門(mén)鑒相的鎖相環(huán)只能以步進(jìn)方式對輸出信號的相位進(jìn)行調整，從而導致捕獲時(shí)間較長(cháng)。為了縮短捕獲時(shí)間，本文利用邊沿觸發(fā)鑒相器，直接對兩信號的相位差進(jìn)行測定，并依據相位差值對輸出信號相位進(jìn)行調整，系統結構如圖1所示。
邊沿觸發(fā)鑒相器對輸入信號和輸出信號的正向過(guò)零點(diǎn)進(jìn)行檢測。當檢測到輸入信號的正向過(guò)零點(diǎn)后，啟動(dòng)計數器，檢測到輸出信號的正向過(guò)零點(diǎn)后停止計數，將計數值N送入環(huán)路濾波器。計數值N與兩信號相位差之間的關(guān)系如下：
當輸出信號滯后時(shí)：
      (1)
其中為計數器時(shí)鐘頻率，為輸入信號的頻率。
數字鑒頻器對輸入信號相鄰的正向過(guò)零點(diǎn)進(jìn)行檢測，當檢測到輸出信號的正向過(guò)零點(diǎn)后，開(kāi)始計數，直到檢測到下一個(gè)正向過(guò)零點(diǎn)，將計數值輸出，并將計數器清零，繼續開(kāi)始計數。計數值與輸入信號頻率的關(guān)系如下：
                       (2)
數字鑒頻器可以精確地測定輸入信號的頻率，并可跟蹤輸入信號頻率的微小變化，其精度取決于計數時(shí)鐘頻率。
環(huán)路濾波器具有低通性質(zhì)，可以濾除高頻干擾噪聲，提高系統的穩定性。而且環(huán)路濾波器還可以對鎖相環(huán)的性能參數進(jìn)行調整。在本設計中采用了基于一階平滑的數字環(huán)路濾波器，其結構如圖2所示。其中，T為延時(shí)，G1和G2為權值。通過(guò)改變環(huán)路濾波器中的權值G1和G2，可以對鎖相環(huán)的參數進(jìn)行調整。增大G1、減小G2可以提高系統的靈敏度，縮短捕獲時(shí)間；反之，則可以實(shí)現對高頻成分和噪聲更有效地抑制，提高系統的穩定性。

鎖相環(huán)的FPGA實(shí)現
這里主要介紹邊沿觸發(fā)鑒相器和數字鑒頻器的FPGA實(shí)現方法。
邊沿觸發(fā)鑒相器分兩步實(shí)現：
1. 同時(shí)對輸入信號和輸出信號的正向過(guò)零點(diǎn)進(jìn)行檢測。當檢測到正向過(guò)零點(diǎn)后，分別產(chǎn)生一個(gè)持續時(shí)間為一個(gè)系統時(shí)鐘周期的正脈沖指示信號high_pulse_1和high_pulse_2。
2. 當檢測到輸入信號上升沿指示脈沖信號high_pulse_1，則啟動(dòng)計數器，在系統時(shí)鐘脈沖的上升沿進(jìn)行增計數，當檢測到輸出信號的上升沿指示脈沖信號high_pulse_2，則停止計數，并將計數值phase輸出。計數值phase反映了輸入/輸出信號的相位差，具體關(guān)系見(jiàn)(1)式。
數字鑒頻器設計的基本思想與邊沿觸發(fā)鑒相器類(lèi)似。當檢測到high_pulse_1，從0開(kāi)始增計數，直到檢測到下一個(gè)high_pulse_1，將計數值feq輸出，計數器從0開(kāi)始繼續計數。計數值feq與輸入信號頻率之間的關(guān)系見(jiàn)(2)式。限于篇幅，鎖相環(huán)的VHDL設計程序這里不再贅述。

仿真與硬件測試結果
本設計使用Altera公司的Quartus II 3.0進(jìn)行設計和仿真。
系統時(shí)鐘clk頻率為32.768MHz，輸入信號s_in的頻率為1MKHz，cs為片選信號(高電平有效)，輸出信號為s_out，phase為鑒相器輸出的與相位差相對應的計數值，cycle為鑒頻器輸出的與輸入信號的頻率相對應的計數值。
仿真波形顯示輸出信號能快速實(shí)現對輸入信號相位的鎖定。
在波形仿真結束后，又對系統在硬件測試平臺上進(jìn)行了測試。測試平臺采用Altera公司的FPGA芯片-EP1K50QC208-3。測試表明鎖相環(huán)能很好地對頻率和相位均發(fā)生快速改變的信號進(jìn)行鎖定。

結語(yǔ)
采用FPGA技術(shù)實(shí)現的基于邊沿觸發(fā)鑒相的數字鎖相環(huán)，不僅具有較短的捕獲時(shí)間，而且系統工作穩定，且可以方便地對系統進(jìn)行設置和修改?！?/p>

參考文獻
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3 胡華春.數字鎖相環(huán)路原理與應用.上?？萍汲霭嫔?1990

(收稿日期：2004-03-08)