集系統級FPGA芯片XCV50E的結構與開(kāi)發(fā)

關(guān)鍵詞：FPGA 可配置邏輯塊 設計流程 配置

XCV50E是XILINX公司VirtexE系列系統級FPGA芯片中的一員。其主要資源有71693個(gè)系統門(mén)、65536位塊內存和176個(gè)用戶(hù)I/O口（其中包括83對差分I/O口）。主要特性有：1.8V超低核心電壓、支持20種高速總線(xiàn)標準、八個(gè)全數字延遲鎖定環(huán)、0.18微米6層金屬工藝、支持IEEE 1149.1邊界掃描。VirtexE系列FPGA芯片具有卓越的整體性能和高速特性，是實(shí)現高速系統級設計的優(yōu)選芯片。下面以XCV50E為例，介紹VirtexE系列FPGA的結構特性和開(kāi)發(fā)流程。

1 XCV50E芯片的結構

XCV50E芯片主要由四部分組成，其結構圖如圖1所示，芯片中央是由1624個(gè)可編程邏輯塊（CLB）構成的CLB陣列，用以實(shí)現芯片的主要邏輯功能。芯片中16個(gè)4kB的塊內存(Block RAM

或BRAM)組成4個(gè)塊內存槽，位于CLK陣列的兩端及接近芯片中心的位置。塊內存可用作高速RAM或FIFO。環(huán)繞CLB陣列的是叫做VersaRing的布線(xiàn)資源，它連接內部的邏輯信號到輸入輸出單元。輸入輸出單元位于芯片周邊，用以實(shí)現不同標準信號（如LVDS、CMOS、GTL）間的和轉換。

1．1 可配置邏輯塊

可配置邏輯塊是FPGA的核心部分，主要用來(lái)實(shí)現各種邏輯功能。其內部結構見(jiàn)圖2所示。每個(gè)可配置邏輯塊包括左右兩個(gè)功能片。每個(gè)功能片包括兩個(gè)邏輯單元。每個(gè)邏輯單元由一個(gè)四輸入查找表（LUT）、一個(gè)進(jìn)位邏輯和一個(gè)寄存器組成。查找表可作為函數產(chǎn)生器來(lái)使用，也可用作高速16位移位寄存器或161的隨機存取內存（RAM）。為擴展芯片的邏輯功能，在每個(gè)功能片中還設有一個(gè)F5復選器，在每個(gè)邏輯塊中設有一個(gè)F6復選器，可分別用以實(shí)現9輸入的函數和19輸入的函數。

1．2 通用布線(xiàn)資源

芯片內部與可配置邏輯塊陣列相匹配的是通用布線(xiàn)矩陣陣列（GRM）。GRM是開(kāi)關(guān)矩陣，它用足夠的連線(xiàn)將對應的可配置邏輯連接到相鄰可配置邏輯塊和部分遠端的可配置邏輯塊。芯片內有許多雙向長(cháng)線(xiàn)分別橫貫和縱貫整個(gè)芯片，利用它們可以快速高效地分配信號。通過(guò)通用布線(xiàn)資源，各個(gè)可配置邏輯塊和塊內存構成了一個(gè)高速動(dòng)作的統一整體。

圖2

1．3 VersaRing布線(xiàn)資源

VersaRing環(huán)繞著(zhù)芯片中央的CLB陣列，它將陣列信號與芯片I/O管腳相連。VersaRing以毫微秒級的速度將任一內部邏輯信號連接到芯片的任一I/O管腳。正是由于XCV50E這種信號分配的任意性，使得XCV50E的設計工作可以與電路板制版并行進(jìn)行，從而大大縮短了開(kāi)發(fā)周期。

1．4 延遲鎖存環(huán)（DLL）

芯片內有八個(gè)延遲鎖定環(huán)，借助它們可以實(shí)現高速零時(shí)延的時(shí)鐘信號，延遲鎖定環(huán)的輸入時(shí)鐘范圍是25MHz~350MHz，輸出時(shí)鐘的傳輸時(shí)延為零，邊沿抖動(dòng)小于60ps。鎖定環(huán)可對時(shí)鐘進(jìn)行二倍頻或2~16倍分頻，并可進(jìn)行90o、180o、270o的移相操作。使用延遲鎖定環(huán)可有效解決高速應用中信號的時(shí)滯和抖動(dòng)問(wèn)題。

2 XCV50E的開(kāi)發(fā)

筆者使用Xilin Foundation F4.1來(lái)開(kāi)發(fā)

XCV50E芯片。Xilin Foundation F4.1是Xilinx公司主要的FPGA芯片開(kāi)發(fā)平臺之一?；谠撈脚_可實(shí)現XCV50E芯片從設備構想到此特流下載的全部過(guò)程。圖3所示是基于該平臺開(kāi)發(fā)XCV50E的設計流程。該平臺的由設計入口工具、設計實(shí)現工具、設計驗證工具三大部分構成。設計入口工具接收各種圖形或文字的設計輸入，并最終生成網(wǎng)絡(luò )表文件。設計實(shí)現工具將網(wǎng)絡(luò )表轉化為配置比特流，并下載到器件。設計驗證工具用來(lái)對設計中的邏輯關(guān)系及輸出結果進(jìn)行仿真和時(shí)序阻制分析。

對于系統級設計，一般可以使用基于原理圖的層次化設計，過(guò)程如下：先以系統結構原理圖作為頂層圖，自上而下的構造基于模塊的結構子圖，同時(shí)自下而上的將結構子圖的結構子圖，同時(shí)自下而上的將結構子圖具體體（用VHDL評議或元件互連關(guān)系表示出來(lái)），并對每個(gè)模塊和子圖進(jìn)行功能性仿零點(diǎn)，以保證每層邏輯關(guān)系都是正確進(jìn)行功能性仿真，以保證每層邏輯關(guān)系都是正確的。頂層原理圖具體化并完成功能仿真后，再添加必要的輸入輸出元件，即可合成系統網(wǎng)絡(luò )表。之后，對系統網(wǎng)絡(luò )表進(jìn)行翻譯、映射、放置和布線(xiàn)，并利用流程引擎產(chǎn)生的時(shí)序信息進(jìn)行時(shí)序仿真和時(shí)序分析。然后采用修改入口設計、設置各種屬性和限制、調整其片布局等方法完善設計，直到達到設計要求，最后將優(yōu)化后的配置比特流下載到FPGA芯片中。

3 XCV50E的應用配置

XCV50E芯片是基于靜態(tài)RAM（SRAM）的FPGA，其配置信息必須固化到另外的可編程ROM（PROM）芯片中。系統加電后，XCV50E芯片首先從PROM中讀取配置信息并加載到配置內存中。VirtexE系列芯片中支持四種配置模式，分別為主串行模式、從串行模式、并行模式和邊界掃描模式。

圖4是XCV50E在主串行模式的配置電路圖。圖中配置模式選擇位M2、M1、M0均連接到地；PROGRAM為FPGA配置控制信號；FPGA的配置數據輸入管腳DIN連接到PROM芯片XC18V01的數據輸出腳DATA；初始化指示信號INIT用作XC08V01的復位信號；配置完成信號DONE用作PROM的片選信號。配置過(guò)程如下：當系統加電并且PROGRAM首腳升高后，配置過(guò)程開(kāi)始，XCV50E首先進(jìn)行內部的初始經(jīng)，初始化完成后，VCV50E釋放INIT管腳，并從下一個(gè)配置時(shí)鐘的上升沿開(kāi)始從PROM中讀入配置數據流；全部數據讀完后，FPGA發(fā)出配置結束信號DONE來(lái)關(guān)閉PROM，配置過(guò)程結束。下一個(gè)時(shí)鐘起，XCV50E運行啟動(dòng)進(jìn)程，之后就可以按設定的程序工作了。圖5給出了XCV50E的配置流程圖。