一種節能型可升級異步FIFO的FPGA實(shí)現

　　現代數字系統中，異步FIFO是一種被廣泛應用于跨時(shí)鐘域進(jìn)行數據傳輸的有效方式。異步FIFO主要應用于兩種不同時(shí)鐘域的數據傳輸，這意味著(zhù)數據的寫(xiě)入在一個(gè)時(shí)鐘域，而數據的讀出卻在另一個(gè)時(shí)鐘域，兩個(gè)時(shí)鐘完全異步[1]?，F代通信系統中，特別是在移動(dòng)通信系統中，人們對于節能型的產(chǎn)品提出了更高的要求。隨著(zhù)技術(shù)的發(fā)展，FPGA的技術(shù)、性能、穩定性等指標已經(jīng)得到很大提高，同時(shí)FPGA廠(chǎng)商為不同的應用開(kāi)發(fā)提供了各種IP核，大大減少了產(chǎn)品的開(kāi)發(fā)周期，在各大FPGA廠(chǎng)商中，Xilinx的IP核應用比較廣泛。但其IP核卻沒(méi)有關(guān)于異步FIFO節能方面的設計。在文獻[2]中對于FIFO的設計有節能方面的改進(jìn)，由于其主要應用于A(yíng)SIC設計，對于FPGA中的應用并不完全適用。

　　本文提出了一種更加節能而且能應用于高速應用的FPGA設計，同時(shí)本文提出一種改進(jìn)的格雷碼二進(jìn)制碼轉換結構，在此基礎上利用Xilinx的FPGA芯片現有的數字時(shí)鐘管理模塊實(shí)現節能方面改進(jìn)。本文所提出的結構不依賴(lài)于現有的IP核，而且可以容易地建立自己的IP核。實(shí)際應用中，通過(guò)FPGA與DSP進(jìn)行數據傳輸可工作于高達100/153.6 MHz讀/寫(xiě)時(shí)鐘域。

　　1 FIFO的主要結構

　　1.1 主要的FIFO結構

　　在所有FIFO結構中，首先要提到的是單時(shí)鐘域的同步FIFO，雖然同步FIFO在現在的實(shí)際應用中很少被使用，但是其結構將有助于理解兩個(gè)時(shí)鐘域的異步FIFO的實(shí)現。主要有線(xiàn)性結構的FIFO和線(xiàn)性可調結構的FIFO[2]。其結構圖如圖1。

　　線(xiàn)性可調FIFO只是在線(xiàn)性FIFO的基礎上增加了控制信號以便于容量擴展。從圖1中可以看出，無(wú)論線(xiàn)性的FIFO還是線(xiàn)性可調結構的FIFO，都是由一些移位寄存器所組成，其主要優(yōu)點(diǎn)是結構簡(jiǎn)單容易實(shí)現。從數據的輸入到輸出這一過(guò)程看，數據都要經(jīng)過(guò)每個(gè)寄存器，當FIFO容量變大時(shí)，這類(lèi)結構的缺點(diǎn)也很突出，如數據從輸入到輸出的延時(shí)時(shí)間長(cháng)，而且能耗比較大。

　　為了克服以上FIFO結構的缺點(diǎn)，人們提出了很多改善的結構，其中有并行的FIFO、樹(shù)型FIFO、折疊型的FIFO[2]、環(huán)型結構的FIFO[1]。在這些結構中，由于環(huán)型的FIFO結構設計相對容易而被廣泛采用。本文實(shí)現的是基于環(huán)型的FIFO結構，并在此基礎上進(jìn)行了節能型的設計改進(jìn)，使之應用于現代FPGA中。環(huán)型結構的FIFO是一種雙時(shí)鐘域的FIFO結構，數據在不同的時(shí)鐘域中傳輸時(shí)需要考慮數據傳輸的有效性，同時(shí)必需克服數據在不同的時(shí)鐘中傳輸時(shí)而產(chǎn)生的亞穩態(tài)。

　　1.2 亞穩態(tài)

　　數據在傳輸的過(guò)程中，接收寄存器收到變化的數據時(shí)，數據的改變發(fā)生在時(shí)鐘觸發(fā)沿而導致接受數據出現不穩定的狀態(tài)[3]稱(chēng)為亞穩態(tài)，如圖2上部分所示。因此在異步時(shí)鐘之間進(jìn)行數據傳輸常常會(huì )用到同步單元。單字節同步單元比較簡(jiǎn)單，而其常用的同步單元的結構如圖2下半部分所示。在多位的跨時(shí)鐘域數據傳輸中，情況比單比特的數據傳輸復雜得多，由于存在多位數據同時(shí)變化的情況，為了提高數據傳輸的穩定性，采用將二進(jìn)制碼轉化為格雷碼[2]后傳輸。

　　2 主體結構與具體實(shí)現

　　本文所采用的結構是基于環(huán)型FIFO結構[1]，其整體結構如圖3所示。在圖3中，總線(xiàn)用粗實(shí)線(xiàn)表示，其中總線(xiàn)上的數字(如m)表示總線(xiàn)位寬;控制線(xiàn)用虛線(xiàn)表示，輸入、輸出的信號(如FIFO空/滿(mǎn)信號)用細的實(shí)線(xiàn)表示，箭頭表示輸入/出方向。從圖3中可以清楚地看出，整個(gè)異步FIFO的結構由讀/寫(xiě)控制模塊、讀/寫(xiě)同步模塊、讀/寫(xiě)時(shí)鐘控制模塊以及雙口的RAM七個(gè)模塊組成。由于采用模塊化的設計結構，以上的結構并不局限于具體的應用，可以很容易設計成實(shí)際應用需求的IP核，而且容易升級，相對于傳統的設計，增加的時(shí)鐘控制模塊能有效提高能效。