dpu asic 文章進(jìn)入dpu asic技術(shù)社區

紅外動(dòng)目標識別跟蹤系統的DSP+FPGA實(shí)現

　　與通用集成電路相比，ASIC芯片具有體積小、重量輕、功耗低、可靠性高等幾個(gè)方面的優(yōu)勢，而且在大批量應用時(shí)，可降低成本?，F場(chǎng)可編程門(mén)陣列(FPGA)是在專(zhuān)用ASIC的基礎上發(fā)展出來(lái)的，它克服了專(zhuān)用ASIC不夠靈活的缺點(diǎn)。與其他中小規模集成電路相比，其優(yōu)點(diǎn)主要在于它有很強的靈活性，即其內部的具體邏輯功能可以根據需要配置，對電路的修改和維護很方便。DSP+FPGA結構最大的特點(diǎn)是結構靈活，有較強的通用性，適于模塊化設計，從而能夠提高算法效率;同時(shí)其開(kāi)發(fā)周期較短，系統易于維護和擴展，適合于實(shí)時(shí)數字信號處理。本
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PLD公司三極化形成

可編程邏輯器件（PLD）在與ASIC之激戰中已經(jīng)告捷：每年開(kāi)始PLD設計的項目數目遠遠高于A(yíng)SIC項目開(kāi)工數。同時(shí)，PLD廠(chǎng)家之間也發(fā)生微妙的變化，由崛起時(shí)的爭強好斗和互不相讓?zhuān)瑵u漸找到了各自的落腳點(diǎn)。目前看來(lái)，Xilinx的產(chǎn)品穩居65nm FPGA市場(chǎng)，Altera最大的量產(chǎn)在90nm FPGA，Actel憑低功耗0.13微米FPGA在對功耗要求苛刻的領(lǐng)域站穩了腳跟。昔日的兩個(gè)龐然大物——Xilinx和Altera之間拉開(kāi)了距離，同時(shí)小型FPGA廠(chǎng)商如Actel躍躍欲試，漸漸跳
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提高ASIC驗證的速度與可視性

　　前言　　高性能、高容量FPGA在A(yíng)SIC/SoC原型設計及系統兩方面的應用持續增長(cháng)。這些設計通常包括硬件及嵌入式軟件(也可能包括應用軟件)的復雜組合，這給系統驗證帶來(lái)了巨大負擔，原因是檢測、隔離、調試及校正故障要比最初設計所花費的時(shí)間、資金和工程資源多得多。　　由于軟硬件之間交互作用相當復雜且無(wú)法預見(jiàn)，僅僅是找到深藏于系統中的故障就需要進(jìn)行長(cháng)時(shí)間的測試序列，而且隨后的調試過(guò)程還需要花費更多的時(shí)間及精力。另外，如果驗證測試使用視頻流等實(shí)際數據時(shí)，那么間發(fā)故障將很難(如果并非不可能)重現。　　
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實(shí)現電源排序的簡(jiǎn)單電路

　　asic、fpga和dsp可能需要多個(gè)電源電壓，而這些電源電壓的啟動(dòng)順序有種種限制。通常電壓值最高的i/o電壓常常必須首先啟動(dòng)，然后其他電壓按照從高到低的順序逐一啟動(dòng)，最后啟動(dòng)的是芯核電壓。這種情況可能還要求一個(gè)電源線(xiàn)的電壓不能比另一電源線(xiàn)的電壓大一個(gè)二極管壓降以上;否則過(guò)大的電流可從i/o電壓通過(guò)ic回流到較低的電壓，有可能損壞昂貴的ic。你控制這一順序的常用方法是，在排序的相鄰電壓線(xiàn)之間連接外部二極管，以便把一個(gè)較高的電壓嵌位到一個(gè)較低電壓的一個(gè)二極管壓降以?xún)?，從而防止ic中可能出現的閂鎖現象。二
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Xilinx開(kāi)放源碼硬件創(chuàng )新大賽復賽名單公布

2008年1月8日，北京訊：自2007年6月正式開(kāi)始的覆蓋全國高校的“中國電子學(xué)會(huì )Xilinx開(kāi)放源碼硬件創(chuàng )新大賽”初賽經(jīng)過(guò)大賽組委會(huì )的認真篩選，來(lái)自34所高校的53支隊伍從170多支參賽隊伍中脫穎而出，入圍復賽階段。入圍隊伍中，大連理工，清華，電子科大，西安電子科大等表現突出，僅大連理工就有6支隊伍進(jìn)入復賽。開(kāi)賽以來(lái)，包括清華、北大、中國電子科技大學(xué)、西安電子科技大學(xué)、中國科技大學(xué)等在內的近50所高校學(xué)生踴躍報名，共有170多只隊伍的1000多位在校
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電壓調節技術(shù)用于SoC低功耗設計

　　引言　　SoC即“System on chip”,通俗講為“芯片上的系統”,主要用于便攜式和民用的消費的電子產(chǎn)品。隨著(zhù)便攜式和民用電子產(chǎn)品的高速發(fā)展,廣大用戶(hù)對便攜設備新功能的要求永無(wú)止境。于是要求設計人員在設計小型便攜式消費類(lèi)電子產(chǎn)品時(shí),不僅要縮小產(chǎn)品尺寸、降低成本,更重要的是降低功耗,用戶(hù)都希望便攜式產(chǎn)品的電池充電后的工作時(shí)間越長(cháng)越好。于是,系統設計與SoC 設計人員面臨著(zhù)在增加功能的同時(shí)保證電池的使用時(shí)間的挑戰。要達到這一點(diǎn),就需要使用新的節能技術(shù),比如電壓調節(voltage scalin
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ARM、DSP、FPGA的技術(shù)特點(diǎn)和區別是什么

電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場(chǎng)中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò )家園
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高密度IC設計中面臨的ASIC與FPGA的抉擇

　　在過(guò)去10年間，全世界的設計人員都討論過(guò)使用ASIC或者FPGA來(lái)實(shí)現數字電子設計的好處。通常這些討論將完全定制IC的性能優(yōu)勢和低功耗與FPGA的靈活性和低NRE成本進(jìn)行比較。設計隊伍應當在A(yíng)SIC設計中先期進(jìn)行NRE投資，以最大限度地提高性能、降低尺寸以及降低大批量制造時(shí)的成本?或者設計隊伍應該為市場(chǎng)設計只有FPGA能夠提供的具有高度可配置功能、能夠快速完成任務(wù)的最終產(chǎn)品? 　　事實(shí)上，由于高密度IC設計面臨的日益嚴重的挑戰，上面的觀(guān)點(diǎn)并不重要。隨著(zhù)ASIC設計人員進(jìn)入每一個(gè)新的工藝過(guò)程，設計變得
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可編程SoC(SoPC)

SOPC ( System on a Programmable Chip，片上可編程系統)是以PLD(可編程邏輯器件)取代ASIC(專(zhuān)用集成電路)，更加靈活、高效的技術(shù)SOC (System On Chip)解決方案。SOPC代表一種新的系統設計技術(shù)，也是一種初級的軟硬件協(xié)同設計技術(shù)。與 SOC 技術(shù)相比，集成電路只有安裝在整機系統中才能發(fā)揮它的作用。IC芯片是通過(guò)印刷電路板(PCB
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使用ISE設計工具優(yōu)化FPGA的功耗

　　自從Xilinx公司推出FPGA二十多年來(lái)，研發(fā)工作大大提高了FPGA的速度和面積效率，縮小了FPGA與ASIC之間的差距，使FPGA成為實(shí)現數字電路的優(yōu)選平臺。今天，功耗日益成為FPGA供應商及其客戶(hù)關(guān)注的問(wèn)題。　　降低FPGA功耗是降低封裝和散熱成本、提高器件可靠性以及打開(kāi)移動(dòng)電子設備等新興市場(chǎng)之門(mén)的關(guān)鍵。　　Xilinx在提供低功耗FPGA解決方案方面較有經(jīng)驗。本文說(shuō)明如何應用計算機輔助設計(CAD)技術(shù)，如Xilinx ISE(集成軟件環(huán)境)9.2i版本軟件使功能有效降低。　　CM
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多晶硅價(jià)格走高專(zhuān)家剖析太陽(yáng)能電池反跌之謎

　　即便原材料多晶硅的價(jià)格一直持續高漲，國內大部分太陽(yáng)能電池組件制造商仍計劃調低或維持產(chǎn)品價(jià)格穩定，以贏(yíng)取更多的市場(chǎng)份額。環(huán)球資源最新發(fā)布的研究報告顯示，88%的受訪(fǎng)供應商將調低或維持產(chǎn)品價(jià)格穩定，只有12%的受訪(fǎng)者計劃調升產(chǎn)品價(jià)格。　　報告出版人區乃光表示，“由于市場(chǎng)預計多晶硅短缺的情況將會(huì )持續至2009年，因此很多太陽(yáng)能電池組件制造商正實(shí)行簡(jiǎn)化生產(chǎn)程序的措施，其中包括通過(guò)規模經(jīng)濟增加效率、進(jìn)入產(chǎn)業(yè)鏈下游及研發(fā)制造使用較少量多晶硅的較薄的太陽(yáng)能電池?！? 　　據悉，計劃減低生產(chǎn)成本的受訪(fǎng)供應商中：2
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千兆高端防火墻的技術(shù)發(fā)展趨勢

防火墻的未來(lái)是向著(zhù)高性能，強大的QoS保證能力和深度防御三個(gè)方向發(fā)展。政府，金融電力等關(guān)鍵行業(yè)的數據中心、大型電信運營(yíng)商的網(wǎng)絡(luò )流量巨大，業(yè)務(wù)復雜。多業(yè)務(wù)下的流量劇增不僅對帶寬提出了很高的要求，而且對防火墻多業(yè)務(wù)支持的功能和性能方面也提出了很高的要求。　　因此，典型的千兆高端防火墻的技術(shù)特征是具有4G到10G線(xiàn)速處理和能力；在承受海量業(yè)務(wù)流突發(fā)的情況下保證流媒體，視頻，語(yǔ)音等時(shí)延敏感應用的穩定運行的能力。高端用戶(hù)往往采用高性能服務(wù)器對外提供特定的
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一種新型音頻功放數字電調諧的ASIC實(shí)現

本文介紹了一種新型具有數字音量調節功能音頻功放的工作原理和設計方法,并將設計應用于實(shí)際電路中,獲得了很好的效果. 采用按鍵式音量控制器操作方便,大幅降低了與此相關(guān)的軟件成本,應用前景廣闊. 音頻功放電路在實(shí)際應用中都要涉及到音量的電調諧問(wèn)題,而通過(guò)調節放大電路的增益來(lái)控制音頻放大電路的音量是比較有效的,目前應用比較多的有以下2&n
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SOPC中自定義外設和自定義指令性能分析

　　引言　　NiosII是一個(gè)嵌入式軟核處理器，除了可以根據需要任意添加已經(jīng)提供的各種外設以外，用戶(hù)還可以通過(guò)定制自定義外設和自定義指令的方式來(lái)滿(mǎn)足各種應用需求。定制用戶(hù)外設和用戶(hù)指令是使用NiosII嵌入式軟核處理器的重要特征。定制的用戶(hù)外設能夠以“硬件加速器”的形式實(shí)現各種各樣用戶(hù)要求的功能;同時(shí)定制的用戶(hù)指令，可以把一個(gè)復雜的標準指令序列簡(jiǎn)化為一條用硬件實(shí)現的單個(gè)指令，以增強對實(shí)時(shí)軟件算法的處理能力。近來(lái)，隨著(zhù)國內SOPC開(kāi)發(fā)的逐步深入，這兩者的性能開(kāi)始成為一個(gè)關(guān)注的焦點(diǎn)。本文通過(guò)CRC32對S
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FARADAY選擇CADENCE VOLTAGESTORM用于高級65納米低功耗簽收

　　Cadence設計系統公司與領(lǐng)先的ASIC和硅智產(chǎn)(SIP)無(wú)晶圓IC設計公司智原科技宣布智原已經(jīng)采用Cadence® VoltageStorm® 功率分析技術(shù)進(jìn)行低功耗簽收，并支持智原的尖端低功耗設計。智原使用VoltageStorm的靜態(tài)和動(dòng)態(tài)功率分析檢驗其高級低功耗設計技術(shù)，包括功率門(mén)控、去耦合電容優(yōu)化和多電源多電壓(MSMV)規劃。　　智原有一套現成的功率分析解決方案，目前已經(jīng)成功發(fā)展到90納米級別。不過(guò)由于意識到了65納米及以下級別低功耗簽收帶來(lái)的新技術(shù)挑戰，智原對目前市
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