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基于CPLD的PLC背板總線(xiàn)協(xié)議接口芯片的設計方案
- 設計了一組基于CPLD的PLC背板總線(xiàn)協(xié)議接口芯片，協(xié)議芯片可以區分PLC的背板總線(xiàn)的周期性數據和非周期性數據。詳細介紹了通過(guò)Verilog HDL語(yǔ)言設計狀態(tài)機、協(xié)議幀控制器、FIFO控制器的過(guò)程，
- 關(guān)鍵字： PLC FIFO CPLD 總線(xiàn)協(xié)議
基于CPLD的GPIB控制器
- GPIB控制器芯片是組建自動(dòng)測試系統的核心，在測試領(lǐng)域應用廣泛。本文擬討論用ALTERA公司的低成本 CPLD 來(lái)實(shí)現 GPIB 控制器的功能。GPIB 控制器芯片的硬件設計主 要分為狀態(tài)機的實(shí)現、數據通道和微處理接口的設計。本文重點(diǎn)介紹了各個(gè)模塊的實(shí)現原理。
- 關(guān)鍵字： GPIB控制器 自動(dòng)測試系統 CPLD
基于FPGA的Canny算法的硬件加速設計
- 由于Canny算法自身的復雜性，使得其做邊緣檢測的處理時(shí)間較長(cháng)。針對這個(gè)問(wèn)題，提出和實(shí)現了一種Canny算法的硬件加速功能。加速功能的設計是以FPGA為硬件基礎，并采用了流水線(xiàn)技術(shù)來(lái)對系統的結構改進(jìn)和優(yōu)化。最后通過(guò)對有加速器和無(wú)加速器的系統分別做圖像處理，并對統計時(shí)間對比分析。結果表明經(jīng)過(guò)加速改進(jìn)的系統相對節約了處理時(shí)間，并能實(shí)時(shí)高效地處理復雜圖像的邊緣。
- 關(guān)鍵字： 流水線(xiàn)技術(shù) 圖像處理 FPGA
一種可靠的FPGA動(dòng)態(tài)配置方法及實(shí)現
- 現場(chǎng)可編程邏輯門(mén)陣列（FPGA）在通信系統中的應用越來(lái)越廣泛。隨著(zhù)通信系統的復雜化和功能多樣化,很多系統需要在不同時(shí)刻實(shí)現不同的功能,多數場(chǎng)合需要FPGA能夠支持在線(xiàn)動(dòng)態(tài)配置;在某些安全領(lǐng)域,需要對FPGA程序進(jìn)行加密存儲、動(dòng)態(tài)升級。這里根據應用趨勢提出了一種基于CPU＋CPLD的可靠的FPGA動(dòng)態(tài)加載方法。該方法具有靈活、安全、可靠的特點(diǎn),在通信電子領(lǐng)域具有一定的參考價(jià)值。
- 關(guān)鍵字： 動(dòng)態(tài)配置 FPGA CPLD
針對FPGA優(yōu)化的高分辨率時(shí)間數字轉換陣列電路
- 介紹一種針對FPGA優(yōu)化的時(shí)間數字轉換陣列電路。利用FPGA片上鎖相環(huán)對全局時(shí)鐘進(jìn)行倍頻與移相，通過(guò)時(shí)鐘狀態(tài)譯碼的方法解決了FPGA中延遲的不確定性問(wèn)題，完成時(shí)間數字轉換的功能。
- 關(guān)鍵字： 時(shí)間數字轉換 鎖相環(huán) FPGA
多項式擬合在log-add算法單元中的應用及其FPGA實(shí)現
- 綜合考慮面積和速度等因素，采用一次多項式擬合實(shí)現了簡(jiǎn)單快速的log-add算法單元。實(shí)驗結果表明，在相同的精度要求下，其FPGA實(shí)現資源占用合理，硬件開(kāi)銷(xiāo)好于其他次數的多項式擬合實(shí)現方案。
- 關(guān)鍵字： log-add算法單元 多項式擬合 FPGA
Canny算法的改進(jìn)及FPGA實(shí)現
- 通過(guò)對傳統Canny邊緣檢測算法的分析提出了相應的改進(jìn)方法。通過(guò)模板代替卷積、適當的近似變換、充分利用并行處理單元等使其能夠用FPGA實(shí)現。
- 關(guān)鍵字： Canny邊緣檢測算法 卷積 FPGA
基于FPGA的三相PWM發(fā)生器
- 介紹了基于FPGA設計的三相PWM發(fā)生器。該發(fā)生器具有靈活和可編程等優(yōu)點(diǎn),可應用于交流電機驅動(dòng)用的三相電壓源逆變器。實(shí)驗結果驗證了本設計的有效性。
- 關(guān)鍵字： PWM發(fā)生器 三相逆變器 FPGA
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