基于FPGA的三相PWM發(fā)生器

隨著(zhù)現代工業(yè)的要求和微電子技術(shù)的進(jìn)步,交流傳動(dòng)已經(jīng)迅速地從模擬控制轉向數字控制,其中PWM技術(shù)與方法是其核心內容。但數字化PWM電路一直是設計中的難點(diǎn),除了集成三相PWM發(fā)生器的80C196MC、TMS320F240等微處理器外,均采用中小規模集成電路設計三相PWM,這是非常復雜的，往往使電路復雜、可靠性差。本文介紹了一種用單片大規模FPGA實(shí)現的三相PWM發(fā)生器,它具有三相脈沖中心對稱(chēng)、PWM周期和死區時(shí)間可編程等特點(diǎn),且性能優(yōu)異、靈活性和可靠性高。

1 基本原理

　　本設計的目的是產(chǎn)生三相逆變器的PWM信號波形。圖1是用FPGA實(shí)現的PWM部分設計框圖,它主要由脈寬寄存器、緩沖寄存器、周期寄存器、死區寄存器、死區發(fā)生器、數值比較器、控制邏輯等幾部分構成。脈寬寄存器,決定三相PWM信號的脈寬;緩沖寄存器,實(shí)現對脈寬數據的雙緩沖;周期寄存器,決定PWM的斬波周期;死區寄存器,決定上下橋臂的死區時(shí)間。脈寬寄存器在每個(gè)開(kāi)關(guān)周期中由微處理器更新一次,其輸出數據經(jīng)緩沖以后與基準計數器進(jìn)行數值比較,得到三相PWM信號PA、PB、PC。再經(jīng)過(guò)死區電路處理,最后產(chǎn)生6個(gè)中心對稱(chēng)的PWM驅動(dòng)信號,驅動(dòng)三相逆變器的6個(gè)功率器件。PWM算法可采用SPWM(正弦PWM)或者SVPWM(空間矢量PWM)。

FPGA中的基準計數器,用來(lái)產(chǎn)生類(lèi)似模擬電路中的三角波基準,是一個(gè)最小計數值為0、最大計數值為周期寄存器中保存的數值、計數方向交替變化的可逆計數器?；鶞视嫈灯鲉卧谧畲笥嫈抵禃r(shí)產(chǎn)生一個(gè)同步信號SYN,當它有效時(shí)將三個(gè)脈寬寄存器的數據存入各自的緩沖寄存器,實(shí)現雙緩沖,使三個(gè)脈寬寄存器在SYN無(wú)效時(shí)可依次由微處理器更新而不影響最終的三相同步關(guān)系。同時(shí)基準計數器單元產(chǎn)生一個(gè)方向信號DIR,可作為微處理器的外部中斷源(邊緣觸發(fā)方式),在PWM開(kāi)關(guān)周期的起始點(diǎn)產(chǎn)生中斷。

　　微處理器軟件設計較簡(jiǎn)單,在初始化階段設置好周期寄存器、死區寄存器,以后只需在PWM中斷服務(wù)程序中將計算好的三相脈寬數據分別送到各自的脈寬寄存器,然后退出中斷服務(wù)程序,等待控制器在SYN脈沖控制下將三個(gè)脈寬寄存器的數據鎖存到各自的緩沖寄存器中。在下一個(gè)PWM周期中輸出相應的脈沖,同時(shí)中斷被觸發(fā),便開(kāi)始了下一個(gè)PWM中斷服務(wù)程序。程序要求PWM中斷服務(wù)程序運行時(shí)間小于PWM周期,由此決定了PWM最高運行頻率。圖2為PWM波形圖。

2 內部設計

　　以A相為例,基準計數器由加減計數器構成。加計數和減計數交替執行,計數周期由周期寄存器決定,DIR指示計數方向,同步信號SYN用來(lái)加載A相緩沖器。PA是緩沖器與基準計數器的數值比較結果,死區發(fā)生器由死區計數器和一些組合邏輯組成,使同相的上下橋臂驅動(dòng)信號錯開(kāi)一個(gè)死區時(shí)間,防止功率器件短路。死區時(shí)間由死區寄存器決定,最后輸出A相上下橋臂驅動(dòng)信號AH和AL。

　　死區計數器采用飽和計數器,飽和計數器的特性類(lèi)似于電容的充放電過(guò)程,規則為:

　　(1)當輸入為0時(shí),如果計數值等于0,則計數值保持不變,否則作減1計數;

　　(2)當輸入為1時(shí),如果計數值等于max,則計數值保持不變,否則作加1計數;

　　(3)當輸入為1且死區計數器數值為max時(shí),

　　AL=0，AH=1，上橋臂導通;

　　(4)當輸入為0且死區計數器數值為0時(shí),AL=1，AH=0，下橋臂導通;

　　(5)當死區計數器數值在0～max之間時(shí),AL=0，

　　AH=0，上下橋臂都截止,形成死區。

其中,max等于死區寄存器的數值。

周期寄存器和脈寬寄存器為14位,死區寄存器為8位,在20MHz時(shí)鐘下,開(kāi)關(guān)頻率為610Hz～10MHz， 死區時(shí)間為0～12.8μs,脈沖分辨率為50ns。

FPGA采用VHDL硬件描述語(yǔ)言進(jìn)行設計,下面給出死區發(fā)生器的VHDL設計:

entity dead is

port(clk，px:in std_logic；

xh，xl:out std_logic；

dead_time:in std_logic_vector(7 downto 0)；

q:inout std_logic_vector(7 downto 0))；

end dead；

architecture dead of dead is

　　begin

　　process(clk)

　　begin

　　if (clk＇EVENT and clk=′1′) then

if ((px=′1′) and (q/=dead_time)) then

q=q+1；

　 elsif ((px=′0′) and (q/=″00000000″)) then

　 q=q-1；

end if；

if ((px=′1′) and (q=dead_time)) then

xh=′1′；

else

xh=′0′；

end if；

if ((px=′0′) and (q=″00000000″)) then

xl=′1′；

else

xl=′0′；

end if；

end if；

end process；

end dead；

3 試驗與結論

　　FPGA采用ACTEL公司反熔絲工藝的42MX16， 應用在所研制的交流主軸驅動(dòng)器中,圖3是其6個(gè)基極驅動(dòng)信號波形。在實(shí)際應用中,除PWM外,在同一片FPGA中還設計了光電編碼器計數單元、輸入脈沖計數器、I/O接口、保護電路、譯碼器等全部外圍數字邏輯電路,它與DSP、A/D芯片和接口電路構成非常簡(jiǎn)潔的交流電機驅動(dòng)器的控制部分。采用FGPA構成三相PWM發(fā)生器的方案,具有低成本、高靈活性、高集成度、高可靠性等優(yōu)點(diǎn)。